三维存储器阵列的串选择线及其制作方法
【技术领域】
[0001] 本发明是有关于一种半导体元件，且特别是有关于一种三维存储器阵列的串选择 线（string select line, SSL)及其制作方法。
【背景技术】
[0002] 由于非易失性存储器具有存入的数据在断电后也不会消失的优点，因此许多电器 产品中必须具备此类存储器，以维持电器产品开机时的正常操作。
[0003] 随着电子元件的尺寸缩小，由存储单元阵列构成的存储器的尺寸也随之缩小。然 而，受限于目前的光刻技术，一般二维的存储单元阵列在尺寸缩减上（例如缩小相邻存储 单元之间的间距）受到限制。
[0004] 设计者正在寻求堆栈多重薄膜结构以构成存储单元的技术，这种技术有潜力达成 相当大的储存容量以及较低的单位比特成本。这就是目前高度受到业界关注的三维存储器 阵列。然而，目前的三维存储器阵列工艺的复杂度较高，且在尺寸的缩减上仍受到现有光刻 技术的限制。
【发明内容】
[0005] 本发明提供一种三维存储器阵列的串选择线及其制作方法，可以让串选择线的栅 极更易于控制，且可以避免串选择线的栅极被编程或擦除的状况。
[0006] 本发明的三维存储器阵列的串选择线的制作方法包括以下步骤：首先，提供介电 基底，该介电基底上已形成了叠层和硬掩模层，其中叠层包括交替堆栈的多个介电层和多 个第一导电层，且具有暴露出该介电基底的两个第一开口，叠层位于两个第一开口之间的 部分用以形成串选择线；硬掩模层覆盖叠层且具有第二开口，第二开口位于这些第一开口 上方且暴露这些第一开口之间的叠层。接着，进行热处理以在叠层的该部分的侧壁上形成 氧化层。然后，在这些第一开口和该第二开口中形成第二导电层，该第二导电层和该氧化层 接触。而后，移除部分叠层、部分硬掩模层和部分第二导电层，以形成串选择线和位线图案， 其中串选择线包括叠层的该部分以及包覆叠层的该部分的第二导电层。
[0007] 在本发明的一实施例中，在叠层的该部分的侧壁上形成氧化层的方法包括在叠层 的该部分中的这些第一导电层的侧壁上形成氧化层。
[0008] 在本发明的一实施例中，该叠层的最上层为介电层。
[0009] 在本发明的一实施例中，该第二开口包括形状相同的第一部分和第二部分，以及 连接第一部分和第二部分且暴露出叠层的第三部分，第一部分和第二部分的形状分别和每 一第一开口相同。
[0010] 在本发明的一实施例中，移除部分叠层的方法是干式刻蚀法，且此干式刻蚀法对 介电层和第一导电层不具选择性。
[0011] 在本发明的一实施例中，第二开口的形成方法包括以下步骤。在介电基底上依序 形成全面覆盖介电基底的堆栈材料层和硬掩模材料层。在堆栈材料层和硬掩模材料层中形 成两个第三开口以形成具有这些第一开口的该叠层。移除这些第三开口之间的硬掩模材料 层以形成具有该第二开口的该硬掩模层。
[0012] 在本发明的一实施例中，移除这些第三开口之间的该硬掩模材料层的方法包括以 下步骤。在介电基底上形成填满这些第三开口且覆盖该硬掩模材料层的材料层。在该材料 层上形成图案化光刻胶层。以图案化光刻胶层为掩模，移除部分该材料层以及这些第三开 口之间的硬掩模材料层。移除剩余的该材料层。
[0013] 在本发明的一实施例中，该材料层包括有机介电材料层和富娃聚合物层，有机介 电材料层填满这些第三开口，富硅聚合物层全面覆盖介电基底。
[0014] 在本发明的一实施例中，介电层的材料为氧化物。
[0015] 在本发明的一实施例中，第一导电层的材料为多晶硅。
[0016] 在本发明的一实施例中，第二导电层的材料为多晶硅。
[0017] 本发明的三维存储器阵列的串选择线包括介电基底；串选择线结构，位于介电基 底上，串选择线结构包括交替堆栈的多个介电层和多个第一导电层；第二导电层，覆盖串选 择线结构的侧壁和顶部；以及氧化层，位于第一导电层和第二导电层之间，且与第一导电层 和第二导电层接触。
[0018] 在本发明的一实施例中，串选择线结构的最上层为介电层。
[0019] 基于上述，本发明提出一种新颖的三维存储器阵列的串选择线的制作方法。将串 选择线的工艺和字线的工艺分开。以栅极氧化物作为串选择线中栅极的栅介电层，这可以 让Vt降低，也不会发生串选择线的栅极无意间被编程或擦除的现象。
[0020] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例作详细说明如下。
【附图说明】
[0021] 图IA到图IOB是根据本发明第一实施方式所绘示的一种三维存储器阵列的串选 择线的制作方法的流程图，其中图IA到图6A、图8A、图9和图IOA是上视图，其他图式则是 沿着各个上视图的剖面线所绘示的剖面图或局部放大图。
[0022] 【符号说明】
[0023] 100:介电基底
[0024] 101:开口
[0025] 102 :堆栈材料层
[0026] 102a:介电层
[0027] 102b:第一导电层
[0028] 103:开口
[0029] 104 :硬掩模材料层
[0030] 105:开口
[0031] 105a:第一部分
[0032] 105b :第二部分
[0033] 105c :第三部分
[0034] 106 :叠层
[0035] 108 :材料层
[0036] 1〇9 :硬掩模层
[0037] 110:有机介电材料层
[0038] 112:富硅聚合物层
[0039] 114:图案化光刻胶层
[0040] 120:第二导电层
[0041] 122 :氧化层
[0042] 124:图案化光刻胶层
[0043] 124a :第一部分
[0044] 124b :第二部分
[0045] 124c :第三部分
[0046] 200 :部分
[0047] 300:串选择线
[0048] 400:位线图案
[0049] 500 :接垫图案
【具体实施方式】
[0050] 本发明第一实施方式提出一种三维存储器阵列的串选择线的制作方法。
[0051] 图IA到图10是根据第一实施方式所绘示的一种三维存储器阵列的串选择线的制 作方法的流程图，其中图IA到图6A、图8A、图9和图10是上视图，其他图式则是沿着各个 上视图的剖面线所绘示的剖面图或局部放大图。
[0052] 第一实施方式的三维存储器阵列的串选择线的制作方法包括以下步骤。请参照图 IA和沿着图IA的AA剖线绘示的图1B，首先，提供介电基底100。介电基底100的材料可 为氧化物，例如氧化硅。介电基底100上依序形成有全面覆盖介电基底100的堆栈材料层 102和硬掩模材料层104。虽然图IB将堆栈材料层102绘示成单层结构，但堆栈材料层102 实际上包括交替堆栈的多个介电层102a和多个第一导电层102b，对于这点，下文将会搭配 图7作更详细的说明。举例来说，第一导电层102b的层数可能分别为四层、八层、十六层或 三十二层，而各个介电层102a则可以配置在每一第一导电层102b的上或下侧。在一种实 施例中，堆栈材料层102的最上层为介电层102a。在另一实施例中，堆栈材料层102的最下 层也是介电层l〇2a。
[0053] 介电层102a的材料可以是氧化物，例如氧化娃，而第一导电层102b的材料则可以 是多晶硅。硬掩模材料层104的材料可以是氮化物，例如氮化硅。当然，本发明并不以此为 限。举例来说，在其他的实施例中，介电层l〇2a的材料也可以是氮化物或氮氧化物。堆栈 材料层102 (介电层102a和第一导电层102b)和硬掩模材料层104的形成方法例如是化学 气相沉积法。
[0054] 请参照图2A和沿着图2A的AA剖线绘示的图2B，接着，移除堆栈材料层102的一 部分和硬掩模材料层104的一部分，以形成具有多个开口的叠层106和具有多个开口的硬 掩模材料层104,其中，叠层106中的开口和硬掩模材料层104中的开口共同构成了暴露出 介电基底100的开口 101。移除堆栈材料层102和硬掩模材料层104的方法例如是干式刻 蚀法。
[0055] 请参照图3A和沿着图3A的AA剖线绘示的图3B，接着，在介电基底100上形成材料 层108,材料层108填满开口 101，且全面地覆盖介电基底100。具体地说，在本实施方式中， 材料层108是一种复合结构，其包括有机介电材料层（organic dielectric layer,0DL)110 和富硅聚合物层112。有机介电材料层110具有较佳的间隙填充能力，可以顺利地填满这些 开口 101。有机介电材料层110例如是信越（Shin-Etsu)公司生产的商标名为0DL-61或 0DL-50的产品。富硅聚合物层112则形成在有机介电材料层110上，全面地覆盖介电基底 1〇〇,作为后续光刻工艺中的硬掩模。富硅聚合物层112例如是信越（Shin-Etsu)公司生产 的商标名为SHB的产品。
[0056] 请参照图4A和沿着图4A的AA剖线绘示的图4B，接着，在材料层108上形成图案 化光刻胶层114。图案化光刻胶层114的形成方法例如是先在介电基底100上涂布一层光 刻胶材料层（未绘示），然后经曝光和显影步骤以将该光刻胶材料层图案化。需注意的是， 由于图4A的AA线所经之处没有图案化光刻胶层114，因此图4B和图3B是相同的。为了清 楚显示图案化光刻胶层114和开口 101的相对关系，图4A中另外以虚线绘示了开口 101。
[0057] 请参照图5A和沿着图5A的AA剖线绘示的图5B，接着，以图案化光刻胶层114为 掩模，移除材料层108的一部分，并移除开口 101之间（请一并参照图4A)的硬掩模材料层 104。移除材料层108和硬掩模材料层104的方法可以是干式刻蚀法，例如反应式离子刻蚀 (reactive ion etching, RIE)。此外，如果叠层106的最上层是介电层106a，则该介电层 106a在此干式刻蚀工艺中可作为刻蚀终止层。刻蚀之后，材料层108的富硅聚合物层112 被完全移除了，仅留下在叠层106的开口 103中的有机介电材料层110。
[0058] 请参照图6A和分别沿着图6A的AA剖线、BB剖线和CC剖线绘示的图6B、图6C和 图6D，接着，移除图案化光刻胶层114,然后再移除剩余的材料层108 (即剩余的有机介电材 料层110)，以形成叠层106和硬掩模层109。移除图案化光刻胶层114和材料层108的方 法可以分别是干式或湿式去光刻胶法和