制造纳米级结构的方法和由此制造的纳米级结构的制作方法
【专利说明】制造纳米级结构的方法和由此制造的纳米级结构
[0001]相关申请的交叉引用
[0002]本申请要求2013年12月2日向韩国知识产权局提交的申请号为10-2013-0148251的韩国专利申请的优先权，其全部内容通过引用合并于此。
【背景技术】
[0003]在制造诸如半导体器件的电子器件时，很多努力集中在将更多的图案集成在半导体衬底的有限面积中。即，对增大诸如半导体器件的电子器件的集成密度的尝试典型地集中于精细图案的形成。已经提出了各种技术来形成精细图案，诸如具有纳米级临界尺寸(CD)的小接触孔，尺寸为大约几纳米至大约几十纳米。在半导体器件的精细图案仅利用光刻工艺形成的情况下，由于在光刻工艺中使用的光刻装置的图像分辨率限制，所以在形成精细图案时会存在一些限制。
[0004]利用聚合物分子的自组装来形成精细图案的方法可以被看作候选，用于克服光刻工艺中所用的光学系统的图像分辨率限制并且用于克服光刻工艺中所用的光学系统的光源产生的光的波长。然而，利用自组装技术形成精细图案的方法正在发展。因而，在利用自组装技术形成高集成半导体器件的精细图案中仍存在一些困难。
【发明内容】
[0005]各种实施例涉及制造纳米级结构的方法和由此制造的纳米级结构。
[0006]根据一些实施例，一种制造纳米级结构的方法包括以下步骤:在硬掩模层上形成限定第一开口的第一初级掩模图案、和提供隔离图案的第二初级掩模图案；在第一开口的侧壁上形成第一引导元件，并且在第二初级掩模图案的侧壁上形成第二引导元件；利用第一引导元件和第二引导元件以及第一初级掩模图案和第二初级掩模图案作为刻蚀掩模来刻蚀硬掩模层，以形成第一开口延伸于其中的第一硬掩模图案和具有隔离图案的形状的第二硬掩模图案；去除第一初级掩模图案和第二初级掩模图案；形成覆盖第二硬掩模图案的阻挡层；形成嵌段共聚物层，所述嵌段共聚物层填充具有由第一引导元件限定的侧壁的第一开口和在第一引导元件之间的空间；以及将嵌段共聚物层相分离以在第一引导元件之间的空间中形成第一畴和第二畴。
[0007]根据另外的实施例，一种制造纳米级结构的方法包括以下步骤:提供限定第一开口的下部的第一硬掩模图案、设置在第一硬掩模图案上并且与第一开口对准的第一引导元件、以及与隔离图案相对应的第二硬掩模图案；形成覆盖第二硬掩模图案的阻挡层；形成填充第一开口以及在第一引导元件之间的空间的嵌段共聚物层；以及将嵌段共聚物层相分离以在第一引导元件之间的空间中形成第一畴和第二畴。
[0008]根据另外的实施例，一种制造纳米级结构的方法包括以下步骤:提供限定第一开口的第一硬掩模图案和与隔离图案相对应的第二硬掩模图案；形成覆盖第二硬掩模图案的阻挡层；形成覆盖第一硬掩模图案的嵌段共聚物层；以及将嵌段共聚物层相分离，以在第一硬掩模图案的第一开口之间的部分上形成第一畴和第二畴。
[0009]根据另外的实施例，一种制造纳米级结构的方法包括以下步骤:在密集区中提供限定第一开口的下部的第一硬掩模图案；在第一硬掩模图案上提供第一引导元件，所述引导元件限定第一开口的上部；在稀疏区中提供第二硬掩模图案，每个第二硬掩模图案与隔离图案相对应；在稀疏区中形成覆盖第二硬掩模图案的阻挡层；以及利用嵌段共聚物层的相分离在密集区中形成第一畴和第二畴。
[0010]根据另外的实施例，一种纳米级结构包括:限定第一开口的第一硬掩模图案、与隔离图案相对应的第二硬掩模图案、被设置在第一硬掩模图案上并且与第一开口对准的第一引导元件、覆盖第二硬掩模图案的阻挡层、被设置在第一引导元件之间的空间中的第一畴、以及在由第一畴限定的空间中的第二畴，其中，第一畴和第二畴由嵌段共聚物层的相分离获得。
【附图说明】
[0011]结合附图和所附详细描述，本公开的实施例将变得更加显然，其中:
[0012]图1、3、5、7、9、11、13、15、17和19是说明根据本公开的一些实施例的制造纳米级结构的方法和由此制造的纳米级结构的平面图；以及
[0013]图2、4、6、8、10、12、14、16、18 和 20 分别是沿着图 1、3、5、7、9、11、13、15、17 和 19的线A-A’截取的截面图。
【具体实施方式】
[0014]将理解的是，尽管在本文中使用了术语第一、第二、第三等来描述各种元件，但是这些元件不受这些术语限制。这些术语仅用于区分一个元件与另一个元件。因而，在一些实施例中的第一元件可以在其他的实施例中被称作第二元件，而不脱离本公开的教导。如本文所使用的，术语“和/或”包括一个或多个相关列出项的任意和所有的组合。
[0015]也将理解的是，当一个元件涉及位于另一个元件“下面”、“下方”、“之下”、“下部”、“上面”、“之上” “上方”、“上部”、“侧面”、“旁边”时，其可以与另一元件直接接触，或者在他们之间也可以至少存在一个插入元件。因此，诸如本文使用的“下面”、“下方”、“之下”、“下部”、“上面”、“之上” “上方”、“上部”、“侧面”、“旁边”等的术语仅出于描述特定实施例的目的，并非旨在限制本公开的范围。
[0016]本公开的各种实施例提供了通过自组装嵌段共聚物(BCP)材料的畴(domain)来制造半导体器件的纳米级结构的方法。纳米级结构可以具有大约几纳米至大约几十纳米尺寸的一个或多个特征。可以重复地排列的纳米级结构可以通过将BCP材料的聚合物嵌段或聚合物成分相分离、并且通过自组装具有规则的尺寸的相分离的BCP材料的畴来获得。在纳米级结构利用BCP材料的畴的自组装形成的情况下，纳米级结构可以具有与单个分子层的厚度相似的尺寸或大小。结果，光刻工艺的分辨率限制可以通过BCP材料的畴的自组装来克服。
[0017]构成动态存取存储(DRAM)器件的单元电容器的储存节点可以在单元阵列区中被排列得比形成在外围电路区中的图案更密集。结果，形成在外围电路区中的图案可以被排列得不如形成在单元阵列区中的储存节点密集。如果限定储存节点的形状的单元接触孔根据本公开的实施例形成在单元阵列区中，则单元接触孔可以重复地排列以在单元阵列区中具有小的和一致的尺寸，而隔离图案可以采用比单元接触孔低的密度形成在外围电路区中。另外，根据一些实施例，朝向单元阵列区的边沿定位的单元接触孔可以具有与位于单元阵列区的中心部分的单元接触孔大体相同的尺寸。即，单元接触孔可以在整个单元阵列区中具有一致的尺寸。
[0018]根据本公开的实施例的方法可以被应用于形成各种半导体器件，例如，包括纳米级单元储存节点的阵列的相变随机存取存储(PcRAM)器件或阻变随机存取存储(ReRAM)器件。即，根据本公开的实施例的方法可以被应用于形成其中设置有单元储存节点的单元接触孔。另外，根据本公开的实施例的方法也可以用于被规则并重复排列在存储器件或者逻辑器件中的精细图案的制造，所述存储器件诸如静态随机存取存储(SRAM)器件、快闪存储器件、磁性随机存取存储(MRAM)器件和铁电随机存取存储(FeRAM)器件。
[0019]参见图1和图2，刻蚀目标层200、第一刻蚀掩模层300、第二刻蚀掩模层400、硬掩模层500、初级掩模层600和盖层700可以顺序形成在半导体衬底100上。然后，光刻胶图案800可以形成在盖层700上。光刻胶图案800可以使用利用光学图案转移技术实施的光刻工艺来形成。可以使用有利于形成纳米级结构的衬底作为半导体衬底100。诸如晶体管的开关元件和/或诸如互连线的导电图案可以形成在半导体衬底100和刻蚀目标层200之间。
[0020]刻蚀目标层200可以由诸如氧化硅层的层间绝缘层形成。例如，刻蚀目标层200可以由具有大约2200埃的厚度的娃酸四乙酯(tetra-ethyl-ortho-silicate, TE0S)层形成。刻蚀目标层200可以将储存节点接触插塞彼此电绝缘。储存节点接触插塞可以将半导体器件(例如，DRAM器件)的单元电容器的储存节点电连接至半导体衬底100或形成在半导体衬底100上的单元晶体管(未示出)。
[0021]在一些实施例中，刻蚀目标层200可以用作模制层，其被限定半导体器件(例如，DRAM器件)的单元电容器的储存节点的形状的接触孔穿过。可替选地，刻蚀目标层200可以用作层间绝缘层，其被接触ReRAM器件的单元阻变层的下电极穿过。接触孔可以穿过刻蚀目标层200，并且刻蚀目标层200也可以被图案化以提供纳米级结构。
[0022]用于将刻蚀目标层200图案化中的第一刻蚀掩模层300可以包括具有大约1500埃的厚度的非晶碳层。第二刻蚀掩模层400可以形成在第一刻蚀掩模层300上以将期望的图案转移至第一刻蚀掩模层300。第二刻蚀掩模层400可以包括具有大约200埃的厚度的氮氧化硅(S1N)层。第二刻蚀掩模层400可以用于将形成在硬掩模层500中的图案转移至第一刻蚀掩模层300。因而,第二刻蚀掩模层400可以由与第一刻蚀掩模层300和硬掩模层500的材料不同的材料形成。
[0023]硬掩模层500可以包括氧化硅层，诸如具有大约200埃的厚度的未掺杂的硅酸盐玻璃(USG)层。与在随后工艺在刻蚀目标层200中实现的纳米级结构相对应的精细图案可以形成在硬掩模层500中。
[0024]初级掩模层600可以形成在硬掩模层500上，并且可以包括具有大约800埃的厚度的高温旋涂碳(SOC)层。当初级掩模层600由SOC层形成时，覆盖初级掩模层600的顶表面的盖层700可以包括诸如具有大约200埃的厚度的USG层的氧化硅层。
[0025]然后光刻胶层可以形成在盖层700上，并且可以执行光刻工艺以将期望的图案图像转移至光刻胶层上。作为光刻