一种半导体器件的形成方法
【技术领域】
[0001] 本发明涉及半导体制备领域，尤其是涉及一种半导体器件的形成方法。
【背景技术】
[0002] 随着集成电路制造技术的发展，集成电路的集成度不断增加，集成电路的特征尺 寸也不断减小，而对于集成电路中各电器元件的质量要求也越发严格。集成电路制备工艺 也不断革新，W提高制得的集成电路电器元件的质量。
[0003] 如在C0MS的栅极制备工艺中，后栅（gatelast)工艺已逐渐取代前栅（gate first)工艺W提高栅极的质量。所谓前栅工艺是指，在半导体衬底的介质层内形成开口后， 直接于开口内填充栅极材料，形成栅极，之后进行源漏注入，并进行退火工艺W激活源漏中 的离子，从而形成源区和漏区。但前栅工艺中，在退火工艺中，栅极不可避免地会受到高温 加热，其会导致晶体管的阔值电压Vt漂移，从而影响半导体器件的电学性能。而在后栅工 艺中，先在介质层的开口内形成伪栅巧日多晶娃）并在形成源区和漏区后，去除伪栅，形成栅 沟槽，并填充栅极材料。后栅工艺成功地避开了形成源区和漏区时引入的高温而对于栅极 的损伤，从而改善形成的半导体器件的电学性能。
[0004] 在CMOS制备工艺中，PM0S和NM0S栅极采用的金属材料不同。参考图1所示，CMOS 的在后栅工艺中，在衬底10的NM0S区域和PM0S区域的介质层11内分别形成NM0S伪栅12 和PM0S伪栅14后，在伪栅12和14上方形成硬掩膜层13,并在硬掩膜层13的上方覆盖光 刻胶层15。在曝光、显影工艺，图案化所述光刻胶层15,并W图案化后的光刻胶层15为掩 膜刻蚀所述硬掩膜层13,在保证硬掩膜层13覆盖其中一个伪栅的同时，打开另一个伪栅， 并W光刻胶层和硬掩膜层为掩膜去除该伪栅后在介质层11内形成栅极开口之后，去除光 刻胶层，并向开口内填充金属材料，形成金属栅极。
[0005] 但在实际操作过程中，发现在完成硬掩膜层13刻蚀后，在所述半导体衬底上，W 及光刻胶层15内会留下大量的副产物，而且该些副产物难W去除干净，从而影响后续金属 沉积等一系列工艺的进程，并最终影响后续形成的栅极的质量。
[0006]因而，如何解决硬掩膜层刻蚀工艺中留下的副产物给半导体制备工艺造成的问 题，是本领域技术人员亟需解决的问题。
【发明内容】
[0007] 本发明解决的问题是提供一种半导体器件的形成方法，在光刻胶层和硬掩膜层之 间形成阻挡层，并在将光刻胶层上的图案转移至阻挡层后，去除所述光刻胶层，W阻挡层为 掩膜刻蚀硬掩膜层，从而避免刻蚀所述硬掩膜层时，在光刻胶层内残留大量的副产物，进而 避免该些副产物给半导体器件制备的后续工艺造成不利影响，W及最终获得的半导体器件 的性能。
[0008] 为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
[0009] 提供半导体衬底，在所述半导体衬底上方形成伪栅；
[0010] 在伪栅上形成硬掩膜层；
[0011] 在所述硬掩膜层上形成阻挡层，并在所述阻挡层上形成光刻胶层；
[0012] 图案化所述光刻胶层，露出所述伪栅上方的所述阻挡层；
[0013]W所述光刻胶层为掩膜刻蚀所述阻挡层；
[0014] 去除所述光刻胶层，并W所述阻挡层为掩膜刻蚀所述硬掩膜层，露出所述伪栅；
[0015] 去除所述伪栅，形成栅极开口，并向所述栅极开口内填充栅极材料，形成栅极。
[0016] 可选地，所述阻挡层为氧化物层。
[0017] 可选地，所述阻挡层的形成工艺为ALD或是CVD。
[001引可选地，所述阻挡层的厚度为30--50A，
[0019] 可选地，去除所述光刻胶层的工艺为灰化法。
[0020] 可选地，所述灰化法的条件包括；采用〇2和馬的混合气体为反应气体，气压为 500~50000mtorr，射频功率为1000~5000W，温度为250~300°C。
[0021] 可选地，还包括；形成所述阻挡层后，在所述阻挡层上方形成Bare层；
[0022] 并在去除所述光刻胶层后，去除所述Bare层。
[0023] 可选地，所述硬掩膜层的材料为TiN。
[0024] 可选地，所述硬掩膜层的厚度为30~.50A,.
[00巧]可选地，所述伪栅的材料为多晶娃，去除所述伪栅的过程包括：采用W含有皿r、化 和Cl,的刻蚀气体干法刻蚀去除所述伪栅。
[0026] 可选地，W干刻蚀去除所述伪栅的条件包括；控制反应腔体的气压为5~ 15mtorr，射频功率为100~300W，偏置电压为50~200V，温度为45~60°C。
[0027] 与现有技术相比，本发明的技术方案具有W下优点：
[0028] 在所述硬掩膜层形成后，在所述硬掩膜层上方形成阻挡层，之后在所述阻挡层上 形成光刻胶层。上述结构在所述光刻胶和硬掩膜层之间形成阻挡层，从而有效避免硬掩膜 层和光刻胶层间发生离子扩散，有效抑制副产物形成；此外在W图案化后的光刻胶层W掩 膜刻蚀所述阻挡层，且在去除所述光刻胶层后，W刻蚀后的阻挡层为掩膜刻蚀所述硬掩膜 层。相比于现有技术，上述技术方案在刻蚀所述硬掩膜层时，有效避免所述光刻胶、刻蚀气 体、伪栅材料、硬掩膜层之间发生反应，从而产生难W清除的副产物，进而影响后续半导体 制备工艺进行，W及最终形成的半导体器件的性能。
【附图说明】
[0029] 图1是现有技术中的一种多晶娃栅极形成的结构示意图；
[0030] 图2至图9是本发明一个实施例提供的半导体器件的形成方法的结构示意图。
【具体实施方式】
[0031] 正如【背景技术】所述，随着集成电路集成度增大，集成电路的器件尺寸不断减小，对 于器件的质量要求越发严格。如在CMOS栅极制备工艺中，后栅（gatelast)工艺已逐渐取 代前栅（gatefirst)工艺，从而避免前栅工艺中，形成源区和漏区中，在完成源漏离子注入 后进行的退火工艺造成栅极的损伤。
[0032] 然而，在后栅工艺的实际操作过程中，发现，当W图案化后的光刻胶层刻蚀硬掩膜 层，从而露出待刻蚀的伪栅，并W硬掩膜层为掩膜刻蚀去除伪栅的过程中，会形成大量的副 产物，且该些副产物清除难度大，进而影响后续半导体制备工艺进行，W及后续形成的半导 体器件的性能。经分析，形成该些副产物的主要原因是：
[0033] 在后栅工艺中，采用的硬掩膜层材料为TiN，光刻胶（W及Bare层)多为有机物，在 曝光、显影后的光刻胶为掩膜刻蚀硬掩膜层，露出伪栅（多为多晶娃材料)，W及采用干法去 除伪栅的过程中，硬掩膜层、多晶娃层、W及光刻胶中部分会反应，从而形成的副产物中包 括Ti-C-Si成分。该种负产物的构成较为复杂，清洗难度极大，该些副产物留在半导体衬底 表面会影响后续形成的栅极性能。
[0034] 为此，本发明提供了一种半导体器件的形成方法，包括在所述硬掩膜层和光刻胶 层之间形成一层阻挡层，并在W曝光显影后的光刻胶层为掩膜刻蚀所述阻挡层后，去除所 述光刻胶层，并W阻挡层为掩膜刻蚀硬掩膜层，形成硬掩膜图案。从而在刻蚀硬掩膜层，W 及W图案化的硬掩膜层为掩膜去除伪栅的过程中，避免硬掩膜层的材料、光刻胶层的材料、 刻蚀硬掩膜层的刻蚀气体W及伪栅材料相接触，并产生反应，从而产生结构复杂的副产物。 [00巧]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图，W栅极的 形成方法中的刻蚀工艺为例，对本发明的具体实施例做详细的说明。
[0036] 图2至图9是本发明提供的一种半导体器件的形成方法的一个实施例的结构示意 图。
[0037] 先参考图2所示，提供半导体衬底10,在所述半导体衬底10上形成两个伪栅，NM0S 伪栅16和PM0S伪栅17。
[0038] 所述NM0S伪栅16和PM0S伪栅17的形成工艺可包括；先在所述半导体衬底10上 形成伪栅材料层，之后刻蚀所述伪栅材料层形成对应的两个伪栅堆叠；并在所述伪栅的在 伪栅堆叠介质层11周测形成侧墙（图中为标号）;之后刻蚀再在侧墙周边形成介质层11，并 形成PM0S和N0MS的源漏区等工序，所述NM0S伪栅16和PM0S伪栅17中，除了所述伪栅极 材料外，还可包括位于底部的栅氧化层、高K介质层等多层结构，上述伪栅的形成工艺均为 现有成熟技术，再次不再费述。
[0039] 所述半导体衬底10可W是单晶娃、多晶娃或非晶娃，也可W是娃、错、神化嫁或娃 错化合物。所述半导体衬底10可具有外延层或绝缘层上娃等结构，现有的半导体衬底皆可 作为本发明的半导体衬底，在此不再一一列举。
[0040] 本实施例中，所述N0MS伪栅16和PM0S伪栅17的材料可为多晶娃，后续形成的伪 栅为多晶娃伪栅。
[0041] 参考图3所示，在所述N0MS伪栅16和PM0S伪栅17上表面形成硬掩膜层21，在所 述硬掩膜层21上形成阻挡层22,并在所述阻挡层22上形成Bare层（BottomAnti-Reflect Coating,底部抗反射涂层）23,之后在所述Bare层23上形成光刻胶层24。
[0042] 本实施例中，所述硬掩膜