具有轮廓化功函金属栅电极的半导体器件及其制造方法
【技术领域】
[0001] 本发明设及集成电路器件，更具体地，设及具有轮廓化功函金属栅电极的半导体 器件及其制造方法。
【背景技术】
[0002] 互补金属氧化物半导体（CMO巧技术是用于制造集成电路（1C)的半导体技术。 CMOS晶体管通常利用多晶娃作为NMOS和PMOS晶体管的栅电极，其中，多晶娃渗杂有N型渗 杂剂W形成NM0S晶体管W及渗杂有P型渗杂剂W形成PM0S晶体管。
【发明内容】
[0003] 为了解决现有技术中存在的问题，本发明提供了一种半导体器件，包括：金属栅极 结构，形成在绝缘层的开口中，所述金属栅极结构包括；栅极介电层；阻挡层；功函金属层， 位于所述栅极介电层和所述阻挡层之间，其中，功函金属具有有序的晶粒取向；W及功函调 整层，位于所述阻挡层上方。
[0004] 在上述半导体器件中，其中，所述半导体器件包括；覆盖层，位于所述栅极介电层 和所述功函金属层之间。
[0005] 在上述半导体器件中，其中，所述功函金属层具有凹形功函轮廓或凸形功函轮廓。
[0006] 在上述半导体器件中，其中，所述功函金属包括结晶化金属。
[0007] 在上述半导体器件中，其中，所述功函金属包括TiAl或TiAls中的至少一种。
[000引在上述半导体器件中，其中，所述功函金属层具有约10埃至约100埃的厚度。
[0009] 在上述半导体器件中，其中，所述功函调整层包括侣。
[0010] 在上述半导体器件中，其中，所述栅极介电层包括高k材料。
[0011] 根据本发明的另一方面，提供了一种半导体器件，包括；金属栅极结构，形成在绝 缘层中的开口中，所述金属栅极结构包括；高k栅极介电层；阻挡层；功函金属层，位于所述 高k栅极介电层和所述阻挡层之间，其中，功函金属具有有序的晶粒取向；覆盖层，位于所 述高k栅极介电层和所述功函金属层之间；W及功函调整层，位于所述阻挡层上方。
[0012] 在上述半导体器件中，其中，所述功函金属是结晶化的。
[0013] 在上述半导体器件中，其中，所述功函金属是TiAl或TiAls。
[0014] 在上述半导体器件中，其中，所述功函金属层具有10埃至100埃的厚度。
[0015] 在上述半导体器件中，其中，所述功函调整层是侣。
[0016] 根据本发明的又一方面，提供了一种制造半导体器件的方法，包括；在绝缘层的第 一开口中形成高k栅极介电层；在大于约200°C的温度下在所述高k栅极介电层上方形成 中间功函金属层；在所述中间功函金属层上方形成阻挡层；在所述阻挡层上方形成功函调 整层；W及实施后热退火W将所述中间功函金属层转变成功函金属层。
[0017] 在上述方法中，其中，在200°C至500°C之间的温度下沉积所述中间功函金属层。
[0018] 在上述方法中，其中，在300°C至600°C之间的温度下实施所述后热退火。
[0019] 在上述方法中，其中，所述中间功函金属层是TiAl，所述功函金属是TiAls，并且所 述功函调整层是A1。
[0020] 在上述方法中，其中，通过PVD、CVD或ALD工艺形成所述功函金属层。
[0021] 在上述方法中，其中，所述方法包括；在去除第一伪栅极和第一伪电介质之前，形 成源极、漏极和ILD层。
[0022] 在上述方法中，其中，所述方法包括：在所述高k介电层和所述中间功函金属层之 间形成覆盖层。
【附图说明】
[0023] 图1是根据一些实施例的示出用于制造具有轮廓化（profiled)功函金属栅电极 的半导体器件的方法的流程图；
[0024] 图2至图5是根据一些实施例的处于各个制造阶段的半导体器件的截面图；
[0025] 图6是根据一些实施例的中间功函金属的晶体结构的图示；
[0026] 图7、图8a、图8b和图9是根据一些实施例的处于各个制造阶段的半导体器件的 截面图；
[0027] 图10是根据一些实施例的形成功函金属层的图示；
[002引图11是根据一些实施例的功函金属的晶体结构的图示；
[0029] 图12是根据一些实施例的相互扩散能量势垒的图解说明拟及
[0030] 图13是根据一些实施例的功函金属栅电极中的轮廓的图解说明。
【具体实施方式】
[0031] 现在结合附图描述所要求保护的主题，其中，贯穿全文，相同的参考标号通常用于 代表相同的元件。在W下描述中，为了解释的目的，阐述了许多具体细节W提供对所要求保 护的主题的理解。然而，显而易见地，在没有该些具体细节的情况下可W实践所要求保护的 主题。在其他情况下，W框图形式示出了结构和器件W便利描述所要求保护的主题。
[0032] 根据一些实施例，本文中提供了具有金属栅电极（与渗杂的多晶娃栅电极相反） 的半导体器件。示出了关于制造NM0S晶体管的一些实施例。然而，在一些实施例中，制造 PM0S和NM0S晶体管，PM0S和NM0S晶体管彼此邻近、彼此间隔开或分别地制造。
[0033] 参照图1，示出了根据一些实施例的用于制造具有轮廓化功函金属栅电极的半导 体器件的方法100的流程图。也参照图2至图5和图7至图9,示出了根据一些实施例（诸 如根据图1的方法100)的处于各个制造阶段的半导体器件200的截面图。在一些实施例 中，利用CMOS工艺流程制造半导体器件200的部分。在一些实施例中，在图1的方法100之 前、期间和之后提供额外的工艺。图2示出了实施例，其中，示出了对层间电介质（ILD)进 行化学机械抛光（CM巧之后的暴露伪多晶娃栅极的半导体器件200。
[0034] 在步骤102中，提供半导体衬底202。在一些实施例中，衬底包括晶圆、由晶圆形成 的管巧等。在一些实施例中，半导体衬底202是娃衬底。在一些实施例中，衬底202是娃错、 神化嫁中的至少一种或其他合适的半导体材料。在一些实施例中，衬底202包括一种或多 种渗杂区，诸如P阱或N阱中的至少一种。在一些实施例中，衬底202包括诸如掩埋层或外 延层的其他部件。在一些实施例中，衬底202是诸如绝缘体上娃（SOI)的绝缘体上半导体。 在一些实施例中，半导体衬底202包括渗杂的外延层。在一些实施例中，半导体衬底202包 括位于另一不同类型的半导体层上面的半导体层。在一些实施例中，半导体衬底202是位 于娃错层上的娃层。
[0035] 在一些实施例中，半导体器件200包括形成在衬底202中的诸如浅沟槽隔离（STI) 部件的隔离结构210W用于隔离衬底的有源区204。在一些实施例中，隔离结构210包括 娃的局部氧化（LOCO巧配置。在一些实施例中，隔离结构210由氧化娃、氮化娃、氮氧化娃、 氣渗杂的娃酸盐玻璃（FSG)或低k介电材料中的至少一种形成。在一些实施例中，有源区 配置为N10S器件（诸如n阳T212)或PM0S器件（未示出）中的至少一种。在一些实施例 中，隔离结构210使NM0S器件212的有源区和邻近器件（诸如PM0S器件）的有源区隔离。
[0036] 在步骤104中，在衬底202上方形成伪栅极结构220,伪栅极结构包括伪电介质 216和伪多晶娃栅极218。在一些实施例中，伪栅极结构220的形成包括形成各个材料层W 及蚀刻/图案化各个材料层W形成nFET212器件的栅极结构。
[0037] 在一些实施例中，在衬底202上形成伪电介质216。在一些实施例中，伪电介质216 包括氧化物。在一些实施例中，伪电介质216包括从约10埃（A)至约50埃（A)的范 围内的厚度。在一些实施例中，伪多晶娃栅极218是多晶娃。在一些实施例中，通过诸如沉 积的合适的工艺在伪电介质216上方形成伪多晶娃栅极218。在一些实施例中，通过利用 硅烷（SiH4)、二硅烷仪2&)或二氯硅烷（SiClsH*)中的一种或多种的化学汽相沉积（CVD) 工艺形成伪多晶娃栅极218。在一些实施例中，伪多晶娃栅极218的厚度为约200埃至约 2000 埃。
[003引在一些实施例中，在形成伪栅极结构220之后，半导体器件200经受额外的CMOS加工W形成nFET212的各种部件。在一些实施例中，半导体器件200包括渗杂的源极/漏 极区225、侧壁间隔件或栅极间隔件227、娃化物部件、接触蚀刻停