第一种掺杂类型的第一导电层，并通过光刻刻蚀定义出器件的浮栅，所述浮栅覆盖所述第一绝缘层和浮栅开口，并在所述浮栅开口下方的轻掺杂漏区中形成具有第一种掺杂类型的扩散区；
[0040]步骤S06，在未被所述浮栅覆盖的轻掺杂漏区内通过光刻和刻蚀工艺形成第二槽形区域，所述第二槽形区域的深度小于所述轻掺杂漏区深度；
[0041]步骤S07，在所述半导体衬底表面生长第二绝缘层，所述第二绝缘层覆盖所述轻掺杂源区、轻掺杂漏区、浮栅和第二槽形区域；
[0042]步骤S08，在所述第二绝缘层之上淀积第二导电层，并通过光刻刻蚀定义出器件的控制栅，并在所述控制栅两侧形成侧墙；
[0043]步骤S09，对所述控制栅和未被控制栅覆盖的轻掺杂源区、轻掺杂漏区进行第二种掺杂类型的离子注入，形成重掺杂源区和重掺杂漏区；
[0044]步骤S10，通过光刻和刻蚀工艺刻蚀未被控制栅覆盖的重掺杂漏区形成漏区凹槽；
[0045]步骤S11，在所述漏区凹槽内生长窄禁带材料，并进行第二种掺杂类型的离子注入，形成具有第二种掺杂类型的窄禁带重掺杂漏区；
[0046]步骤S12，形成所述重掺杂源区、重掺杂漏区、控制栅和半导体衬底的引出极。
[0047]进一步地，所述窄禁带材料为SiGe。
[0048]进一步地，所述第一种掺杂类型为N型，所述第二种掺杂类型为P型；或者，所述第一种掺杂类型为P型，所述第二种掺杂类型为N型。
[0049]进一步地，所述第一绝缘层和第二绝缘层为二氧化硅、氮化硅、氮氧化硅或高介电常数材料，所述浮栅为第一种掺杂类型掺杂的多晶硅，所述控制栅为第二种掺杂类型掺杂的多晶硅、金属或合金。
[0050]本发明提供的双槽形结构的半浮栅器件及其制造方法，具有以下技术效果:
[0051]1.具有槽形沟道，器件占用面积更小，集成度提高，适用于45nm以下工艺。
[0052]2.由第二槽形区域形成的槽形嵌入的隧穿场效应晶体管TFET占用面积小，减小器件面积，提供芯片的集成密度，漏电更小。
[0053]3.较佳地采用SiGe重掺杂漏区，较硅材料禁带宽度更小，带间隧穿的发生率更大，提高了半浮栅器件的读写速度。
[0054]4.由于优选实施例中采用SiGe窄禁带材料可能会使得漏电增加，通过嵌入槽形TFET同时可以减小漏电。
【附图说明】
[0055]为能更清楚理解本发明的目的、特点和优点，以下将结合附图对本发明的较佳实施例进行详细描述，其中:
[0056]图1是现有技术的半浮栅晶体管的剖面结构示意图；
[0057]图2本发明半浮栅器件的剖面结构示意图；
[0058]图3是本发明半浮栅器件制造方法的流程示意图；
[0059]图4至图16是本发明半浮栅器件制造方法的各步骤结构示意图。
【具体实施方式】
[0060]为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
[0061]需要说明的是，在下述的【具体实施方式】中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，所示结构大小并不代表实际尺寸。同时，附图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造中引起的偏差等。例如，刻蚀所得到的曲线通常具有弯曲或者圆润的特点，但在本发明的实施例中，为了方便说明，均以矩形表示。因此，应避免以此作为对本发明的限定来加以理解。
[0062]请参阅图2，本实施例的双槽形结构的半浮栅器件，其包括:
[0063]具有第一种掺杂类型的半导体衬底200 ；
[0064]在半导体衬底200内形成的用于器件隔离的场氧区201，场氧区201之间形成有源区；
[0065]在半导体衬底200有源区内形成的具有第二种掺杂类型的轻掺杂源区202和轻掺杂漏区203 ；
[0066]在轻掺杂源区202和轻掺杂漏区203之间形成的第一槽形区域，第一槽形区域用于形成槽形沟道204，其深度大于轻掺杂源区202、轻掺杂漏区203的深度；
[0067]覆盖轻掺杂源区202、轻掺杂漏区203和槽形沟道204形成的第一绝缘层205，第一绝缘层205覆盖槽形沟道204的底面和侧壁；
[0068]在轻掺杂漏区203上方靠近槽形沟道204的第一绝缘层205处形成的浮栅开口206 ；
[0069]覆盖第一绝缘层205和浮栅开口 206形成的第一种掺杂类型的浮栅207，浮栅207全部填充槽形沟道204 ;
[0070]在浮栅开口 206下方的轻掺杂漏区中形成的具有第一种掺杂类型的扩散区208 ;
[0071]在未被浮栅207覆盖的轻掺杂漏区203内形成的第二槽形区域209，用于形成嵌入TFET沟道区，第二槽形区域209的深度小于轻掺杂漏区203的深度；
[0072]覆盖轻掺杂源区202、轻掺杂漏区203、浮栅207与第二槽形区域209表面形成的第二绝缘层210 ；
[0073]覆盖第二绝缘层210形成的第二种掺杂类型的控制栅211及其两侧的侧墙212 ;
[0074]在控制栅211两侧轻掺杂源区202和轻掺杂漏区203内形成的重掺杂源区213和重掺杂漏区，其中，重掺杂漏区为窄禁带重掺杂漏区214’，第二槽形区域209位于扩散区208和窄禁带重掺杂漏区214’之间；
[0075]以及重掺杂源区213、窄禁带重掺杂漏区214’、控制栅211和半导体衬底200的引出极:源极231、漏极232、控制栅极233和衬底电极234。
[0076]本实施例的双槽形半浮栅器件具有槽形沟道，器件占用面积更小，集成度提高，适用于45nm以下工艺；由第二槽形区域形成嵌入槽形隧穿场效应晶体管TFET占用面积小，减小器件面积，提供芯片的集成密度，漏电更小。
[0077]其中，本实施例中重掺杂漏区较佳地选用窄禁带半导体材料，如SiGe等。由于采用SiGe等作为重掺杂漏区，较硅材料禁带宽度更小，带间隧穿的发生率更大，提高了半浮栅器件的读写速度。但是，由于采用SiGe等窄禁带材料可能会使得漏电增加，通过本实施例的嵌入槽形TFET同时可以减小漏电。
[0078]本实施例中，半导体衬底可以是单晶硅、多晶硅或绝缘体上的硅。本实施例的第一种掺杂类型为P型，第二种掺杂类型为N型；在其他实施例中，第一种掺杂类型为N型，第二种掺杂类型为P型。较佳地，第一种掺杂类型的杂质可以是硼、二氟化硼或铟。
[0079]本实施例的第一绝缘层和第二绝缘层可以为二氧化硅、氮化硅、氮氧化硅或高介电常数材料，浮栅可以为第一种掺杂类型掺杂的多晶硅，控制栅可以为第二种掺杂类型掺杂的多晶硅、金属或合金。
[0080]本实施例中，浮栅207通过浮栅开口 206与轻掺杂漏区203相连并形成PN结二极管，浮栅207中的掺杂杂质会通过浮栅开口 206通过高温扩散至轻掺杂漏区203中并形成第一种掺杂类型的扩散区208，从而使扩散区208与轻掺杂漏区203形成一个PN结二极管。PN结二极管、第二绝缘层和控制栅构成以控制栅作为栅极的栅控二极管，栅控二极管的阳极与所述浮栅相连接，栅控二极管的阴极与所述轻掺杂漏区相连接。
[0081]请请阅图3并结合参阅图4至16，上述半浮栅器件的制造方法实施例包括以下步骤:
[0082]步骤S01，如图4所示，在具有P型掺杂的半导体衬底200内通过浅沟槽隔离STI工艺形成用于器件隔离的场氧区201，场氧区201之间形成有源区，其中半导体衬底可以为单晶硅、多晶硅或者绝缘体上的硅；
[0083]步骤S02，如图5所示，通过光刻工艺和离子注入工艺在半导体衬底200的有源区内形成具有N型掺杂的轻掺杂区；
[0084]具体地，本步骤包括在半导体衬底200表面依次形成一层硬掩膜层和光刻胶层；经光刻和刻蚀工艺，在光刻胶层和硬掩膜层中形成轻掺杂源区和轻掺杂漏区图案；以光刻胶和硬掩膜层为掩膜，向有源区中注入N型掺杂离子，从而在有源区中形成N型轻掺杂的源区202和轻掺杂漏区203 ;N型轻掺杂的源区202和轻掺杂漏区203分别靠近半导体衬底两侧的场氧区201 ;最后，去除光刻胶层和硬掩膜层；
[0085]步骤S03，如图6所示，在半导体衬底200表面淀积一层硬掩模层和光刻胶，通过掩模版刻蚀掉暴露的硬掩模层，并以硬掩模层为掩模通过湿法刻蚀和干法刻蚀相结合的方法，在轻掺杂区中刻蚀暴露出的衬底形成凹槽的第一槽形区域，用于形成槽形沟道204，并在槽形沟道204两侧形成两个部分，作为器件的轻掺杂源区202和轻掺杂漏区203，其中，槽形沟道的深度必须大于轻掺杂区的深度；
[0086]步骤S04，如图7所示，在剥离光刻胶并刻蚀剩余硬掩模层之后，在半导体衬底200表面生长第一绝缘层205，第一绝缘层205覆盖轻掺杂源区202、轻掺杂漏区203和槽形沟道204，随后，如图8所示，在轻掺杂漏区203上方靠近槽形沟道204的第一绝缘层205处刻蚀形成浮栅开口 206以露出轻掺杂漏区203，其具体包括在第一