闪存的制作方法
【技术领域】
[0001] 本申请涉及半导体制造技术领域，具体而言，涉及一种闪存的制作方法。
【背景技术】
[0002] 在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑电路、存储器和 模拟电路，其中存储器在集成电路产品中占了相当大的比例，而且近年来快闪存储器(又称 闪存）已经成为非挥发性存储器的主流，根据结构不同，闪存可分为或非闪存（NORFlash) 和与非闪存（NANDFlash)，其中，或非闪存因为读取速度快而适合手机或主板等需要记录 系统编码的应用。
[0003] 目前，闪存的制作工艺在行业内还没有统一，各企业会根据功能要求设计不同闪 存结构、并制定不同的制作工艺流程，其中，一种同时集成有逻辑区、存储区和高压电路区 的快闪存储器的制造方法大致包括：
[0004] 提供衬底，在衬底上形成低压栅极结构、高压栅极结构和存储栅极结构，并在高压 栅极结构的周围形成内侧墙、在存储栅极结构的周围形成内侧墙，低压栅极结构为单层栅 极结构，高压栅极结构和存储栅极结构为双层栅极结构；
[0005] 然后，形成ONO介质层，具体为：形成氧化层，覆盖所述衬底、低压栅极结构、高压 栅极结构、存储栅极结构以及内侧墙、内侧墙，在氧化层上形成氮化硅层，在氮化硅层上形 成氧化硅层；
[0006] 然后，对ONO介质层进行刻蚀，在低压栅极结构周围形成侧墙，在高压栅极结构的 周围形成外侧墙，在存储栅极结构的周围形成外侧墙，内侧墙和外侧墙构成了高压栅极结 构的侧墙，内侧墙和外侧墙构成了存储栅极结构的侧墙；
[0007] 形成低压栅极结构、高压栅极结构和存储栅极结构的侧墙之后，可以对衬底进行 离子注入形成低压晶体管的源极和漏极、高压晶体管的源极和漏极、存储晶体管的源极和 漏极；
[0008] 接着，形成层间介质层，覆盖衬底以及其上形成的结构；
[0009] 然后，可以在层间介质层中形成接触插栓，接触插栓与低压晶体管的源极、漏极和 栅极、高压晶体管的源极、漏极和栅极、存储晶体管的源极、漏极和栅极电连接。
[0010] 由此可见，采用上述制作方法制作的闪存器件虽然集成度较高，但是，在制作小尺 寸闪存器件时，难以灵活调整闪存器件各功能组件的性能参数，进而难以满足小尺寸闪存 器件的性能要求，尤其在55nm或以下闪存的制作中这一问题尤为突出。
【发明内容】
[0011] 本申请旨在提供一种闪存的制作方法，以解决现有闪存制作工艺难以满足小尺寸 闪存器件制作需要的问题。
[0012] 为了实现上述目的，根据本申请的一个方面，提供了一种闪存的制作方法，制作 方法包括：步骤S1，提供半导体基底，半导体基底划分为快闪存储区、高压电路区和逻辑电 路区；步骤S2,在半导体基底上依次沉积衬垫氧化层、氮化硅层和缓冲氧化层；步骤S3,形 成浅沟槽隔离并去除氮化硅层和缓冲氧化层，在半导体基底上形成浅沟槽隔离结构；步骤 S4,在快闪存储区和高压电路区形成N阱区；步骤S5,在高压电路区形成P阱区；步骤S6,对 快闪存储区欲设置控制栅极的第一位置以及欲设置选择栅极的第二位置进行离子注入；步 骤S7,在快闪存储区形成浮栅、在第一位置上形成选择栅极、在第二位置上形成控制栅极； 以及步骤S8,形成逻辑电路区的晶体管结构和高压电路区的晶体管结构。
[0013] 进一步地，上述步骤S6中，对快闪存储区的第一位置进行离子注入的过程包括： 步骤S61，在完成步骤S5的半导体基底上形成图案化的第三光阻层，第三光阻层具有对应 第一位置的开口；步骤S62,对第一位置进行第一离子注入；步骤S63,去除第三光阻层和衬 垫氧化层；步骤S64,在半导体基底上生长高压氧化层；步骤S65,在高压氧化层和浅沟槽隔 离结构上形成图案化的第四光阻层，第四光阻层具有对应第一位置的开口；步骤S66,对第 一位置进行第二次离子注入；步骤S67,刻蚀去除快闪存储区的高压氧化层；步骤S68,去除 第四光阻层。
[0014] 进一步地，上述步骤S62对第一位置进行第一次离子注入时，离子注入所使用的 离子为P和As，P的能量为50~60keV，P的剂量为8E12~1E13离子/cm2,As的能量为 45~55keV，As的剂量为4E12~6E12离子/cm2 ;上述步骤S66对第一位置进行第二次离 子注入时，离子注入所使用的离子为P和As，P的能量为60~140keV，P的剂量为5E11~ 2E12离子/cm2,As的能量160~180keV，As的剂量为3E12~5E12离子/cm2。
[0015] 进一步地，上述控制栅极的阈值电压为2.IV。
[0016] 进一步地，上述步骤S64中高压氧化层的生长方法为快速加热氧化工艺或高温炉 管生长工艺。
[0017] 进一步地，上述步骤S63在刻蚀去除衬垫氧化层之前还包括：对半导体基体的表 面进行退火处理。
[0018] 进一步地，上述步骤S66中，对第一位置进行第二次离子注入的同时对快闪存储 区的第二位置进行离子注入。
[0019] 进一步地，对快闪存储区的第二位置进行离子注入所使用的离子为P和As、P的能 量为60~140keV，P的剂量为5E11~2E12离子/cm2，As的能量160~180keV，As的剂量 为 3E12 ~5E12 离子/cm2。
[0020] 进一步地，上述选择栅极的阈值电压为0. 8V。
[0021] 进一步地，上述步骤S7包括：步骤S71，在半导体基底的表面上形成多晶硅层；步 骤S72,对多晶硅层进行平坦化形成快闪存储区的浮栅；步骤S73,形成快闪存储区的控制 栅极和选择栅极；以及步骤S74,去除逻辑电路区和高压电路区的浮栅。
[0022] 进一步地，上述步骤S7在形成多晶硅层之前还包括在快闪存储区的半导体基底 上形成隧穿氧化层的过程。
[0023] 进一步地，在上述步骤S71和上述步骤S72之间，上述步骤S7还包括：在多晶硅层 上形成图案化的第五光阻层，第五光阻层具有对应快闪存储区的开口；对快闪存储区内的 多晶硅层进行离子注入；去除第五光阻层。
[0024] 进一步地，对上述快闪存储区内的多晶硅层进行离子注入时，离子注入所使用的 离子为P，能量为10~20keV，P的剂量为1E15~3E15离子/cm2。
[0025] 进一步地，上述步骤S3包括：步骤S31，依次刻蚀衬垫氧化层、氮化硅层和缓冲 氧化层和半导体基底，得到浅沟槽；步骤S32,向浅沟槽内填充隔离介质，形成介质层；步 骤S33,平坦化介质层至暴露出氮化硅层，形成浅沟槽隔离结构；步骤S34,刻蚀去除氮化硅 层，并对浅沟槽隔离结构进行氧化修复。
[0026] 进一步地，在上述步骤S31中，刻蚀为干法刻蚀，干法刻蚀采用选自HBr、Cl2、02、 N2、NF3、Ar、He和CF4组成的组中的一种或多种作为刻蚀气体。
[0027] 进一步地，上述浅沟槽的深宽比为1:4~1:6,刻蚀气体为HBr和O2组成的混合气 体；刻蚀的激发功率为20~1500W、偏置电压为10~800V，刻蚀气体的压力为2~200mT、 总流量为30~2000sccm。
[0028] 进一步地，上述步骤S32采用HARP工艺向上述浅沟槽内填充隔离介质。
[0029] 进一步地，上述HARP工艺实施过程中，淀积温度为300~500°C，淀积气体包括 TEOS、O2和O3，且TEOS和O2体积比为1:3~1:25,TEOS和O3体积比为1:1~1: 30。
[0030] 进一步地，上述步骤S32在向浅沟槽内填充隔离介质之前还包括在浅沟槽内壁上 形成氧化层的过程。
[0031] 应用本申请的技术方案，采用上述制作方法快闪存储区的栅极制作先于逻辑电路 区的栅极制作，从而保证了对快闪存储区各栅极的精确定位和对应的阈值电压的精确调 整，保证了所制作的闪存在集成度较高的前提下具有可靠的工作性能；进而在将快闪存储 区嵌入逻辑电路区和高压电路区中时，不仅能够提高闪存器件的集成度，减少了复杂连线、 缓解了信号延迟问题，而且保证了闪存的运行速度得以提高、可靠性得以增强的效果；而 且，各步骤的操作可以利用已有设备进行，节约了工艺改进耗费的成本。
【附图说明】
[0032] 构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示 意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0033] 图1示出了本申请一种优选实施方式的闪存制作方法的流程图；
[0034] 图2示出了划分逻辑电路区、高压电路区和快闪存储区的半导体基底的剖面结构 示意图；
[0035] 图3示出了图2所示结构的半导体基底上沉积衬垫氧化层、氮化硅层和缓冲氧化 层后的剖面结构示意图；
[0036] 图4示出了刻蚀图3所示结构的衬垫氧化层、氮化硅层、缓冲氧化层和半导体基底 后形成浅沟槽后的剖面结构示意图；
[0037] 图5示出了在图4所示结构的浅沟槽内填充隔离介质、