半导体基板及其制法
【技术领域】
[0001]本发明涉及一种基板及其制法，尤指一种半导体基板及其制法。
【背景技术】
[0002]现行的覆晶技术因具有缩小芯片封装面积及缩短讯号传输路径等优点，目前已经广泛应用于芯片封装领域，例如:芯片尺寸构装(Chip Scale Package，CSP)、芯片直接贴附封装(Direct Chip Attached, DCA)以及多芯片模块封装(Mult1-Chip Module, MCM)等型态的封装模块，其均可利用覆晶技术而达到封装的目的。
[0003]于覆晶封装制程中，因芯片与封装基板的热膨胀系数的差异甚大，故芯片外围的凸块无法与封装基板上对应的接点形成良好的接合，使得凸块容易自封装基板上剥离。另一方面，随着集成电路的积集度的增加，因芯片与封装基板之间的热膨胀系数不匹配(mismatch),其所产生的热应力(thermal stress)与翅曲(warpage)的现象也日渐严重，其结果将导致芯片与封装基板之间的电性连接的可靠度(reliability)下降，并造成信赖性测试的失败。
[0004]为了解决上述问题，遂发展出以半导体基材作为中介结构的制程，其通过于一封装基板与一半导体芯片之间增设一娃中介板(silicon interposer),因为该娃中介板与该半导体芯片的材质接近，故可有效避免热膨胀系数不匹配所产生的问题。
[0005]请参阅图1，其为现有具硅中介板的堆栈封装结构的剖视图。如图所示，现有的封装结构除了能避免前述问题外，相较于直接将半导体芯片接置于封装基板的情况，现有的封装结构也可使封装结构的版面面积更加缩小。
[0006]举例来说，一般封装基板最小的线宽/线距只可做到12/12微米，而当半导体芯片的输入输出(I/o)数增加时，由于线宽/线距已无法再缩小，故须加大封装基板的面积以提高布线数量，以便于接置高输入输出(I/o)数的半导体芯片；相对地，由于图1的封装结构通过将半导体芯片11接置于一具有娃贯孔(through silicon via, TSV)的娃中介板12上，以该硅中介板12做为一转接板，进而将半导体芯片11电性连接至封装基板13上，而硅中介板12可利用半导体制程做出3/3微米或以下的线宽/线距，故当半导体芯片11的输入输出(1/0)数增加时，该硅中介板12的面积已足够连接高输入输出(1/0)数的半导体芯片11。此外，因为该硅中介板12具有细线宽/线距的特性，其电性传输距离较短，所以连接于该硅中介板12的半导体芯片11的电性传输速度(效率)也较将半导体芯片直接接置封装基板的速度(效率)来得快。
[0007]然而，现有的硅中介板无论是接置半导体芯片之侧或是接置封装基板之侧，其线宽线距均如前所述地非常细小，而须以半导体制程进行制作，但线宽过于细小时，线路容易从介电层表面上剥离(peeling)，如此则会造成硅中介板的可靠度不佳等问题。
[0008]有鉴于此,业界遂开发一种自我对准式双镶嵌(self-aligned dual damascene)制程，如图2A至图21的剖视图所示。
[0009]如图2A所不,于一基板本体20上形成第一介电层21,并于该第一介电层21上形成蚀刻停止层(etch stop layer) 22。
[0010]如图2B所示，于该蚀刻停止层22上形成图案化的第一阻层23，以外露部分该蚀刻停止层22。
[0011]如图2C所示，移除未被该第一阻层23所覆盖的该蚀刻停止层22与第一介电层21，以形成凹部24，并移除该第一阻层23。
[0012]如图2D所示，于该蚀刻停止层22上形成第二介电层25，且该第二介电层25还填入该凹部24中。
[0013]如图2E所示，于该第二介电层25上形成图案化的第二阻层26，以外露部分该第二介电层25。
[0014]如图2F所示，进行蚀刻步骤，以蚀刻移除未被该第二阻层26所覆盖的该第二介电层25与蚀刻停止层22，以形成介电层凹槽27，并将该凹部24进一步蚀刻成为外露该基板本体20且连通该介电层凹槽27的介电层盲孔210。
[0015]如图2G所示，移除该第二阻层26。
[0016]如图2H所不，于该介电层盲孔210中、该介电层凹槽27中与该第二介电层25的顶面上电镀形成金属层28。
[0017]如图21所示，研磨移除高于该第二介电层25的顶面上的金属层28，该介电层盲孔210中的金属层28构成电性连接该基板本体20的导电盲孔281，该介电层凹槽27中的金属层28构成电性连接该导电盲孔281的线路层282。
[0018]前述制程可将线路层嵌埋在介电层中，故可制作超细线路，且不会有前述问题发生；然而，前述制程在第一介电层和第二介电层之间须沉积一蚀刻停止层，以藉由该蚀刻停止层与第一介电层(或第二介电层)间的高度蚀刻速率差异来完成自我对准式蚀刻，然而，形成该蚀刻停止层的材质(例如氮化硅)通常具有较高的介电常数，而造成较大的电容效应，例如RC延迟(RC delay)，且该蚀刻停止层愈厚，电容效应越大，导致电讯号传输速度降低。
[0019]因此，如何避免上述现有技术中的种种问题，实为目前业界所急需解决的课题。
【发明内容】
[0020]有鉴于上述现有技术的缺失，本发明的目的为提供一种半导体基板及其制法，能降低生产成本、避免电容效应与进而简化制程，且能缩小第二介电层盲孔及导电盲孔的临界直径。
[0021]本发明的半导体基板的制法包括:于一基板本体上形成第一介电层；形成多个贯穿该第一介电层且外露该基板本体的第一介电层盲孔；于该第一介电层上与外露的该基板本体上形成第二介电层，且该第二介电层还延伸至该第一介电层盲孔的孔壁上；蚀刻该第二介电层，以于该第二介电层中形成多个连通该第一介电层盲孔的介电层凹槽，并于各该第一介电层盲孔中的第二介电层中形成外露该基板本体的第二介电层盲孔，且该第一介电层盲孔的孔壁上保留有该第二介电层；以及于各该第二介电层盲孔中形成电性连接该基板本体的导电盲孔，并于该介电层凹槽中形成电性连接该导电盲孔的线路层。
[0022]于前述的制法中，于形成该第二介电层时，该第二介电层未填满该第一介电层盲孔，且该蚀刻还包括使该介电层凹槽延伸至部分该第一介电层中。
[0023]依上所述的半导体基板的制法，形成该导电盲孔与线路层的方式包括:于该第一介电层盲孔中、该介电层凹槽中与该第二介电层的顶面上电镀形成金属层；以及移除高于该第二介电层的顶面上的金属层，以由该形成于该第二介电层盲孔中的金属层构成该导电盲孔，并由该形成于该介电层凹槽中的金属层构成该线路层。
[0024]于本发明的制法中，移除高于该第二介电层的顶面上的金属层的方式为化学机械研磨(CMP)。
[0025]所述的制法中，形成该第一介电层与第二介电层的材质为氧化硅，且形成该导电盲孔与线路层的材质为铜。
[0026]本发明还提供一种半导体基板，包括:基板本体；第一介电层，其形成于该基板本体上，且形成有多个外露该基板本体的第一介电层盲孔；第二介电层，其形成于该第一介电层的顶面上与该第一介电层盲孔中，该第二介电层中形成有多个连通该第一介电层盲孔的介电层凹槽，于各该第一介电层盲孔中的第二介电层中并形成有外露该基板本体的第二介电层盲孔，且该第一介电层盲孔的孔壁上保留有该第二介电层；多个导电盲孔，其形成于该第二介电层盲孔中，且电性连接该基板本体；以及线路层，其形成于该介电层凹槽中，且电性连接该导电盲孔。
[0027]于前述的半导体基板中，该介电层凹槽还延伸至部分该第一介电层中。
[0028]于本发明的半导体基板中，形成该第一介电层与第二介电层的材质为氧化硅，且形成该导电盲孔与线路层的材质为铜。
[0029]由上可知，本发明无须形成蚀刻停止层，所以能降低生产成本、避免电容效应与进而简化制程，且能缩小第二介电层盲孔及导电盲孔的临界直径。
【附图说明】
[0030]图1为现有具硅中介板的堆栈封装结构的剖视图。
[0031]图2A至图21为现有自我对准式双镶嵌制程的剖视图。
[0032]图3A至图31为本发明的半导体基板及其制法的剖视图。
[0033]主要组件符号说明
[0034]11半导体芯片
[0035]12硅中介板
[0036]13封装基板
[0037]20、30 基板本体
[0038]21、31 第一介电层
[0039]22蚀刻停止层
[0040]23,32 第一阻层
[0041]24凹部
[0042]25,33 第二介电层
[0043]26、34 第二阻层
[0044]27、35 介电层凹槽
[0045]28、36 金属层
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