一种制作半导体器件的方法
【技术领域】
[0001]本发明涉及半导体制造工艺，尤其涉及一种嵌入式闪存浮栅的制作方法。
【背景技术】
[0002]存储器用于存储大量数字信息，最近据调查显示，在世界范围内，存储器芯片大约占了半导体交易的30 %，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如RAM (随机存储器)、SRAM (静态随机存储器)、DRAM (动态随机存储器)和FRAM (铁电存储器)等。
[0003]随机存储器，例如DRAM与SRAM在使用过程中存在掉电后存储数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮置栅极概念的闪存，由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。
[0004]闪存是如今非易失性存储器的主流技术，它具有断电情况下仍然能够保持数据，和CMOS工艺兼容性好，以及可多次擦写数据等优点，被广泛应用于各种产品中。比如手机，笔记本，掌上电脑和固态硬盘等存储及通讯设备。闪存包含浮置栅极以及控制栅极，闪存通常采用多晶硅浮栅来存储数据(电荷)，控制栅上的电压通过浮栅以一定的耦合系数来控制闪存单元的沟道。
[0005]随着特征尺寸推进至纳米级，在缩小存储单元、提高存储密度的同时提高存储数据读写、擦除和保持性能，已经成为目前浮栅存储单元发展面临的关键问题。这就要求从材料和结构上对传统浮栅存储单元加以改进。
[0006]随着器件尺寸的减小，很多公司浮栅的制备采用浮栅化学机械研磨(FG-CMP，Floating Gate CMP)的方法。同时浮栅CMP是制作嵌入式闪存的关键工艺之一。经CMP处理之后获得厚度均匀的浮栅能够为后续工艺制程留下窗口，然而，与闪存阵列区域中规则有源区尺寸不同，闪存器件中逻辑器件区域中有源区尺寸变化范围大，CMP制程容易在大尺寸的有源区形成凹陷，后续的刻蚀容易形成对有源区的破坏。
[0007]因此，需要一种新的方法，以避免在逻辑电路区域中的大面积有源区上的浮栅多晶硅层中形成凹陷的问题，以改善经CMP工艺之后在大面积有源区上的浮栅厚度的变化，同时提高嵌入式闪存的整体的性能和嵌入式闪存的良品率。
【发明内容】
[0008]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0009]为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括:提供半导体衬底；在所述半导体衬底上形成有硬掩膜层，所述硬掩膜层包括依次层叠的氧化物层和氮化物层；刻蚀所述硬掩膜层和所述半导体衬底，以形成浅沟槽；在所述浅沟槽中填充隔离材料层，所述隔离材料层的表面与所述硬掩膜的表面平齐；去除所述氮化物层；在所述半导体衬底上形成第一浮栅材料层；在所述第一浮栅材料层上形成第二浮栅材料层；执行平坦化工艺，去除全部所述第二浮栅材料层和部分所述第一浮栅材料层，直至露出所述隔离材料层的顶部为止，形成浮栅结构；其中，所述第二浮栅材料层的材料硬度大于所述第一浮栅材料层的材料硬度。
[0010]优选地，所述第一浮栅材料层的厚度范围为500埃至1000埃，所述第二浮栅材料层的材料为厚度范围为500埃至1000埃。
[0011]优选地，所述第一浮栅材料层的材料为非晶硅，所述第二浮栅材料层的材料为多晶娃。
[0012]优选地，形成所述第一浮栅材料层的步骤包括先沉积形成多晶硅，然后对所述多晶硅实施预非晶化注入。
[0013]优选地，所述预非晶化注入工艺的注入角度为0°至45°。
[0014]优选地，所预非晶化注入工艺的注入离子为高原子质量的离子，所述高原子质量的离子包括锗、砷或者锑。
[0015]优选地，还包括对所述浮栅结构进行快速热退火以将所述非晶硅转化为多晶硅的步骤。
[0016]优选地，所述快速热退火工艺步骤的温度为800°C至1200°C。
[0017]优选地，采用化学机械研磨执行所述平坦化步骤，化学机械研磨所述第一浮栅材料层的研磨速度较快，化学机械研磨所述第二浮栅材料层的研磨速度较慢。
[0018]综上所述，本发明的方法采用两层硬度不同的硅薄膜代替一层多晶硅薄膜，以解决在浮栅多晶硅层经CMP之后在位于大面积有源区的浮栅多晶硅层中形成凹陷的问题，为后续工艺提供宽松的窗口，以提高嵌入式闪存的整体的性能和嵌入式闪存的良品率。
【附图说明】
[0019]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0020]图1A-1D为根据本发明一个实施方式制作嵌入式闪存浮栅的相关步骤所获得的器件的剖面结构示意图；
[0021]图2为根据本发明一个实施方式制作嵌入式闪存浮栅的工艺流程图；
[0022]图3A-3C为根据本发明另一个实施方式制作嵌入式闪存浮栅的相关步骤所获得的器件的剖面结构示意图；
[0023]图4为根据本发明另一个实施方式制作嵌入式闪存浮栅的工艺流程图。
【具体实施方式】
[0024]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0025]为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何解决现有技术中的问题。显然本发明的较佳实施例详细的描述如下，然而去除这些详细描述外，本发明还可以具有其他实施方式。
[0026]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0027]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0028]下面将结合图1A-1D对本发明所述嵌入式闪存浮栅的制作方法进行详细描述，图1A-1D为根据本实施例制作嵌入式闪存浮栅的过程中半导体器件结构的剖面图。
[0029]如图1A所示，提供半导体衬底100，在所述半导体的衬底100中形成有阱。
[0030]所述半导体衬底可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI )、绝缘体上层叠锗化硅(S-SiGeOI )、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。
[0031]将半导体衬底100具有两个区域，分别为:用于形成逻辑器件的第一区域，逻辑区域；用于形成闪存存储器的第二区域，存储单元区域。需要说明的是，逻辑区域在真实布局里都是位于外围电路区。半导体衬底100具有有源区。
[0032]在半导体衬底100上形成硬掩膜层，所述硬掩膜层包括依次层叠的氧化物层101和氮化物层，具体的，在氧化物层101上形成氮化物层。通过STI光刻工艺在半导体衬底100上定义出浅沟槽和有源区。氧化物层101可以通过热氧化、化学气相沉积(CVD)或氧氮化工艺形成。氧化物层可以包括如下的任何传统电介质:Si02、S1N, S1N2、以及包括钙钛矿型氧化物的其它类似氧化物。其中，氧化物层的材料优选用氧化硅，形成方式采用热氧化法。
[0033]在本发明的一具体实施例中，定义浅沟槽的方法为:在半导体衬底表面涂布光刻胶，对光刻胶进行曝光并显影，将预定义的图形转印到光刻胶上。然后以剩余的光刻胶为掩膜进行蚀刻，半导体衬底未被光刻胶覆盖的部分被依次刻蚀，刻蚀硬掩膜层(氮化物层和氧化物层101)以及半导体衬底，形成浅沟槽，该浅沟槽的底部位于半导体衬底中。
[0034]接着，进行浅沟槽的填充，在所述浅沟槽内以及氮化硅层上沉积隔离材料层，隔离材料层优选氧化物层。在本发明的实施例中，采用HDP (高密度等离子)沉积工艺在所述浅沟槽内以及氮化物层上形成氧化物层，氧化物层的材料优选为二氧化硅，采用HDP-CV