低垂直高度的封装组件的制作方法
【技术领域】
[0001] 本发明公开的实施例一般地涉及具有低的层数和/或低的垂直高度（z-height) 的封装组件的领域。
【背景技术】
[0002] 封装组件的连续的小型化一直是基片制造商的挑战。具体地，小型化已经生成了 产生具有减少的层数和降低的垂直高度的封装组件的驱动。
[0003] 在某些实施例中，可能期望阻焊层被直接施加到或沉积在在封装组件中的一个或 多个导电迹线或焊盘上。为了使阻焊层适合地结合到导电迹线或焊盘，可能期望迹线或焊 盘被化学地蚀刻或粗糙化。然而，焊盘的蚀刻或粗糙化可以附加地化学蚀刻或粗糙化下层 的管芯，其可能产生部件故障或其他不期望的影响。
【附图说明】
[0004] 图1-A至1-F图示了根据实施例的，在制造过程的各个阶段处的封装组件的示例。 [0005] 图2-A至2-C图示了根据实施例的，在制造过程的各个阶段处的封装组件的另一 示例。
[0006] 图3-A至3-F图示了根据实施例的，在制造过程的各个阶段处的封装组件的另一 示例。
[0007] 图4图示了根据实施例的，用于制造封装组件的过程的示例。
[0008] 图5图示了根据实施例的，用于制造封装组件的过程的另一示例。
[0009] 图6图示了根据实施例的，用于制造封装组件的过程的另一示例。
[0010] 图7示意性地图示了根据实施例的计算设备。
【具体实施方式】
[0011] 本公开的实施例一般地涉及具有低的层数和/或低的垂直高度的封装组件的领 域。在以下详细描述中，参考形成本文的一部分的附图，其中相同的数字贯穿全文指定相同 的部分，并且在其中其通过其中可以实行本公开的主题的说明性的实施例的方式被示出。 应理解，可以利用其他实施例并且在不背离本公开的范围的情况下可以进行结构或逻辑 的改变。因此，以下详细描述不应被视为限制，并且实施例的范围由所附的权利要求书及其 等同物限定。
[0012] 出于本公开的目的，短语"A和/或B"意味着（A)、（B)或（A和B)。出于本公开 的目的，短语"A、B和/或C"意味着（A)、（B)、（C)、（A和B)、（A和C)、（B和C)或（A，B和 C) 〇
[0013] 描述可以使用基于透视的描述，诸如顶/底、内/外、上/下等等。这些描述仅用 于促进讨论并且不意图限制本文描述的实施例对任何特定方向的应用。
[0014] 本说明书可以使用短语"在实施例中"或"在多个实施例中"，其可以各自指相同或 不同的实施例中的一个或多个。更进一步地，术语"包括"、"包含"、"具有"等等是同义的， 如关于本公开的实施例使用的那样。
[0015] 术语"与……耦合"连同其衍生词可以被用在本文中。"耦合"可以意味着以下内 容中的一个或多个。"耦合的"可以意味着两个或更多元件直接物理或电接触。然而，"耦合 的"也可以意味着两个或更多元件彼此间接地接触，但仍彼此协同或交互，并且可以意味着 一个或多个其他元件耦合或连接在所述彼此耦合的元件之间。术语"直接耦合的"可以意 味着两个或元件直接接触。
[0016] 在各种实施例中，短语"形成、沉积、或以其他方式布置在第二特征上的第一特 征"，可以意味着第一特征形成、沉积或布置在特征层上，并且第一特征的至少部分可以与 第二特征的至少部分直接接触（例如，直接的物理和/或电接触）或间接接触（例如，在第 一特征和第二特征之间具有一个或多个其他特征）。
[0017] 可以以最有助于理解要求保护的主题的方式将各种操作依次描述为多个离散的 操作。然而，描述的次序不应该被解释为暗示这些操作必须依赖于这样的顺序。
[0018] 如本文所使用的，术语"模块"可以指代、包括、或者是执行一个或多个软件或固件 程序的ASIC、电子电路、处理器（共享、专用或组）和/或存储器（共享、专用或组）、组合 逻辑电路和/或提供描述的功能的其他适合的部件的一部分。
[0019] 本文的各个图可以描绘一个或多个封装组件的一个或多个层。本文中描绘的层被 描绘为不同封装组件的层的相对位置的示例。处于解释的目的描绘所述层，并且所述层不 按比例绘制。因此，层的比较大小不应从图中假定，并且可以仅在具体指示或讨论的情况下 针对某些实施例假定大小、厚度、或尺寸。
[0020] 如上文记录的那样，封装大小定标（scaling)针对衬底和封装组件制造可以是 关键性挑战。在某些实施例中，嵌入式面板级球栅阵列（E-PLB)架构可以使能具有减少的 层数或垂直高度的较小形状因数（FF)的封装。替代地，无碰撞内建层（BBUL)直接电镀架 构可以允许封装层数和垂直高度减少。图1-A至1-F描绘了在制造过程的不同阶段处的这 样的封装组件的示例。在实施例中，一个或多个元件可以引入较前的图中，例如图1-A，并且 然后假定继续到较后的图，诸如1-B。因此，为了清楚和便于理解，封装组件100的每个元 件可以不被标记在图1-A至1-F的每个阶段中。出于类似的原因，图2-A至2-C和3-A至 3-F和以下可以不计入类似的数字。
[0021] 具体地，图1-A描绘了包括管芯105和在管芯105之内的多个导线或迹线120的 封装组件100。管芯105可以是例如硅或某些其他不导电或不导热的材料。迹线120可以 是铜或某些其他导电材料，诸如金（Au)。虽然未示出，但在某些实施例中，管芯105可以包 括一个或多个晶体管器件和/或形成在管芯105的有源侧上的互连结构的各种层，以将电 信号和/或功率发送到该一个或多个晶体管器件。具体地，在某些实施例中，管芯105可以 包括一个或多个层或者材料，诸如介电材料、衬底、半导体材料、钝化层，或者在本领域中可 能已知的某些其他材料或层。例如，迹线120可以一般地表示配置成发送管芯105的电信 号的互连结构中的一个或多个。
[0022] 在某些实施例中，管芯105可以由复合模110或可以增加封装组件100的侧面面 积和/或电或热绝缘性的某些其他电中性和/或热中性层至少部分地包围。在某些实施例 中，复合模110可以是环氧，但是在其他实施例中，复合模可以是或可以包括酚、不饱和聚 酯、热固性聚酰亚胺等。在某些实施例中，封装组件100可以包括表面涂层115,其可以包括 例如氮化硅（SiNx)或某些其他不导电或不导热材料，其中x表示元素的适合的相对量。在 实施例中，表面涂层115可以放置在管芯105和/或迹线120的表面上以充当上文讨论的 钝化层，其可以保护迹线120不被氧化。在某些实施例中，表面涂层115可以具有与复合模 110的垂直高度一般地水平的垂直高度，如在图1-A中示出的那样。
[0023] 其次，如在图1-B中示出的那样，阻挡层125可以沉积在封装组件100的表面上。 具体地，如可以看出的那样，阻挡层125可以沉积在封装组件100、复合模110的表面上方的 表面涂层115和迹线120上。在实施例中，阻挡层125可以是或包括钛（Ti)、氮化钛（TiN)、 钽（Ta)、氮化钽（TaN)、钛钨（TiW)或某些其他适合的阻挡型材料中的一种或多种。在某些 实施例中，阻挡层125可以被喷溅沉积在封装组件100上，而在其他实施例中，阻挡层125 可以使用某些其他技术或工艺沉积或以其他方式形成在封装组件上。在实施例中，阻挡层 125可以具有大约100纳米（nm)的厚度或垂直高度。如以下进一步描述的那样，阻挡层125 可以根据粗糙化或蚀刻工艺，保护迹线120和管芯105中的一个或两者。因此，阻挡层125 的厚度可以根据例如在粗糙化或蚀刻工艺中使用的材料或工艺而变化。在阻挡层125沉积 在封装组件上之后，种子层130可以沉积在阻挡层上。种子层130可以是诸如铜或铝的导 电材料。在实施例中，种子层130可以具有大约500nm的厚度或垂直高度，而在其他实施例 中，种子层130可以更厚或更薄。如上文记录的那样，管芯105可以包括一个或多个不同的 层，诸如钝化层。在某些实施例中，阻挡层125可以与管芯105的钝化层部分直接耦合。在 其他实施例中，阻挡层125可以与管芯105的介电材料、管芯105的半导体材料或者管芯 105的某些其他元件直接耦合。
[0024] 如在图1-C中示出的那样，在种子层130沉积之后，一个或多个焊盘或迹线135a 和135b可以沉积在封装组件100上。为了本文讨论的目的，术语"焊盘"将被用作指代焊 盘或迹线的通用术语。在实施例中，焊盘135a和135b可以由与种子层130相同的材料形 成。例如，如果种子层130是铜，则焊盘135a和135b也可以由铜形成。虽然本文未示出， 但在其他实施例中，焊盘135a和135b可以由与种子层130相同或不同的一种或多种材料 形成。
[0025] 具体地，为形成焊盘135a和135b，干填抗蚀剂（DFR)可以在封装组件100上被沉 积并且图案化。然后，可以使用诸如用于铜焊盘135a和135b的电镀铜的工艺来形成焊盘 135a和135b，但在其他实施例中，可以使用不同的焊盘沉积工艺。在某些实施例中，焊盘 135a和135b可以形成在一般地位于表面涂层115的两个部分之间的区域中。如在图1-