更详细的说明，但并不代表本发明的半导体元件结构仅限于双载子结晶体管。
[0043]图1为本发明第一实施例的半导体元件的剖面示意图。
[0044]请参照图1，本发明第一实施例的半导体元件11包括具有第一导电型的衬底100、具有第一导电型的第一阱区110、具有第二导电型的分隔区120、具有第一导电型的第一掺杂区210、具有第二导电型的淡掺杂区225、具有第二导电型的第二掺杂区220、具有第二导电型的第三掺杂区230以及至少一场板10。
[0045]衬底100的材料例如是半导体材料。半导体材料例如是选自于由S1、Ge、SiGe,GaP> GaAs> SiC、SiGeC、InAs与InP所组成的群组中的至少一种物质所构成的材质、或绝缘体上硅(SOI)或任何适合用于本发明工艺的物理结构。
[0046]具有第一导电型的第一阱区110位于衬底100中。第一阱区110例如是P型阱区(P-type well)、P 型埋入层(P+buried layer)、P 型注入区(P-1mplant reg1n)或其组合的叠层。在一实施例中，第一阱区110的掺质例如是硼或是二氟化硼，第一阱区110的掺杂浓度例如是 8X 11Vcm3 M 5X 11Vcm30
[0047]具有第二导电型的分隔区120位于衬底100中，且第一阱区110位于分隔区120中。更具体地说，在一实施例中，分隔区120包括具有第二导电型的第二阱区130以及具有第二导电型的埋入层140。第二阱区130位于第一阱区110周围。埋入层140位于第一阱区110以及第二阱区130下方的衬底100中。埋入层140的掺杂浓度可以大于第二阱区130的掺杂浓度。埋入层140例如是N型外延层(N-印i)、N型深讲(deep N-type well),或多重N型埋入层叠层(multiple N+buried layer stack)。第二讲区130可以是N型讲区(N-type well)、N型埋入层(N+buried layer)、N型注入(N-1mplant)或其组合的叠层。在一实施例中，埋入层140与第二阱区130的掺质例如是磷或是砷，埋入层140的掺杂浓度例如是8 X 11Vcm3至8 X 11Vcm3 ;第二阱区130的掺杂浓度例如是8 X 11Vcm3至I X 117/
3
cm ο
[0048]本发明的半导体元件11更包括具有第一导电型的外围阱区160。外围阱区160在分隔区120的周围。上述第一阱区110的掺杂浓度与外围阱区160的掺杂浓度可以相同或相异。在一实施例中，第一阱区110与外围阱区160的掺质例如是硼或是二氟化硼，第一阱区110与外围阱区160的掺杂浓度例如是8X 11Vcm3至5X 117/cm3。
[0049]具有第一导电型的第一掺杂区210位于第一阱区110中。第一掺杂区210例如是P型浓掺杂(P+)区，其可做为基极(base)。在一实施例中，第一掺杂区210的掺质例如是硼或是二氟化硼，第一掺杂区210的掺杂浓度例如是8X 11Vcm3至4X 102°/cm3。
[0050]具有第二导电型的淡掺杂区225位于第一掺杂区210的第一侧的第一阱区110中。具有第二导电型的第二掺杂区220位于第一掺杂区210的第一侧的淡掺杂区225中。淡掺杂区225例如是N型淡掺杂区；而第二掺杂区220例如是N型浓掺杂(N+)区，其可做为射极(emitter)。在一实施例中，第二掺杂区220的掺质例如是砷或是磷，第二掺杂区220的掺杂浓度例如是8 X 11Vcm3至4X 102°/cm3。淡掺杂区225的掺杂浓度介于上述分隔区120的掺杂浓度与第二掺杂区220的掺杂浓度之间。更具体地说，淡掺杂区225的掺杂浓度是第二掺杂区220的掺杂浓度的1/1000至1/100。在一实施例中，淡掺杂区225的掺杂浓度例如是8 X 11Vcm3至4X 11Vcm3 ;分隔区120的掺杂浓度例如是8 X 11Vcm3至8 X 117/cm3 ;第二掺杂区220的掺杂浓度例如是8 X 11Vcm3至4X 102°/cm3。
[0051]具有第二导电型的第三掺杂区230位于第一掺杂区210的第二侧的分隔区120中。第三掺杂区230的掺杂浓度可以与第二掺杂区220的掺杂浓度相同或相异。第三掺杂区230例如是N型浓掺杂(N+)区，其可做为集极(collector)。在一实施例中，第三掺杂区230的掺质例如是砷或是磷，第三掺杂区230的掺杂浓度例如是8 X 11Vcm3至4 X 102°/
3
cm ο
[0052]本发明的半导体元件11更包括具有第一导电型的第四掺杂区240。第四掺杂区240位于外围阱区160中。第四掺杂区240的掺杂浓度可以与第一掺杂区210的掺杂浓度相同或相异。第四掺杂区240例如是P型浓掺杂(P+)区，其可以与衬底100电性连接。在一实施例中，第四掺杂区240的掺质例如是硼或是二氟化硼，第四掺杂区240的掺杂浓度例如是 8 X 11Vcm3 至 4 X 12Vcm30
[0053]场板10位于第一掺杂区210与第二掺杂区220之间的衬底100上并且与淡掺杂区225接触。更详细地说，场板10位于淡掺杂区225与第一阱区110上，并且与淡掺杂区225接触，其可以部分覆盖第二掺杂区220，亦可以未覆盖第二掺杂区220。场板10的材料包括多晶硅、金属或其组合。
[0054]此外，本发明的半导体元件11在未配置场板10的各掺杂区之间的衬底100上分别配置隔离结构30。更详细地说，隔离结构30可以是配置在第一掺杂区210与第三掺杂区230之间的第一阱区110与第二阱区130上、第三掺杂区230与第四掺杂区240之间的第二阱区130上，以及第四掺杂区240外侧的外围阱区160上。隔离结构30的材料例如是氧化硅、掺杂氧化硅、氮化硅或其组合。
[0055]本发明的半导体元件11与另一个半导体元件对称且以共射极(第二掺杂区220)的方式设置(如图1所示)，然而，本发明的半导体元件也可以与另一个半导体元件不对称设置。
[0056]本发明实施例的半导体元件11在操作时，可于第一掺杂区210施加第一电压Vl ；于第二掺杂区220施加第二电压V2 ;于第三掺杂区230施加第三电压V3。在一实施例中，半导体元件11为NPN型BJT元件，所施加的第三电压V3大于第一电压Vl且第一电压Vl大于第二电压V2时，第一掺杂区210与第二掺杂区220之间结为(例如射极结)顺向偏压，第二掺杂区220与第三掺杂区230之间结为(例如集极结)逆向偏压，此时顺向有源区可得到最大共射极电流增益(Beta)，使得讯号放大。在另一实施例中，半导体元件11为PNP型BJT元件，所施加的第二电压V2大于第一电压Vl且第一电压Vl大于第三电压V3，则顺向有源区可得到最大共射极电流增益，使得讯号放大。
[0057]本发明实施例的半导体元件11具有场板10，其配置于各掺杂区之间的衬底100上，可使半导体元件11的电平分布均匀，改进第一掺杂区210 (例如基极)与第二掺杂区220 (例如射极)之间结的崩溃电压，因此BJT元件可应用于高压半导体元件且适用于任意电压的直流电路元件。
[0058]图2为本发明第二实施例的半导体元件的剖面示意图。请参照图2，本实施例的半导体兀件12与第一实施例的半导体兀件11相似，不同之处在于:场板10位于第一掺杂区210与第三掺杂区230之间的衬底100上。更详细地说，场板10位于第一阱区110与第二阱区130上。此外，在未配置场板10的各掺杂区之间的衬底100上，例如第一掺杂区210与第二掺杂区220之间的衬底100上、第三掺杂区230与第四掺杂区240之间的衬底100上，以及第四掺杂区240外侧的衬底100上配置隔离结构30。本实施例的场板10可改进第一掺杂区210(例如基极)与第三掺杂区230(例如集极)之间结的崩溃电压，使其电平分布均匀。