半导体器件及其制造方法
【技术领域】
[0001] 本发明涉及半导体器件及其制造方法。
【背景技术】
[0002] 具有各种功能的诸如存储器、晶体管、电容器的半导体器件可以嵌入在同一集成 电路（IC)中。因此，用于具有不同材料的不同半导体器件的制造工艺需要被设计和集成在 一起。
[0003] 存储器件通常嵌入在具有如互补金属氧化物半导体（CMOS)逻辑电路的外围电路 的片上系统（SOC)集成电路中。一般来说，在存储结构中以及如P型金属氧化物半导体 (MOS)、N型金属氧化物半导体（NMOS)、和CMOS逻辑电路的逻辑电路中具有易失性存储器或 非易失性存储器（NVM)，易失性存储器诸如动态随机存取存储器（DRAM)和静态随机存取存 储器（SRAM)，非易失性存储器（NVM)包括只读存储器（ROM)和闪存。非易失性存储器通常 包括堆叠栅极结构和分离栅极单元结构，堆叠栅极结构具有浮置栅极和直接设置在浮置栅 极之上的控制栅极，分离栅极单元结构具有设置在浮置栅极之上但是与浮置栅极偏移的控 制栅极。分离栅极单元通常包括称为选择栅极的额外的栅极，选择栅极涉及相对复杂的制 造加工操作。在这方面，将分离栅极存储单元集成到SOC上需要利用更多掩模或分划板和 更高成本的额外的光刻步骤。
【发明内容】
[0004] 为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种用于制造 半导体器件的方法，包括：提供衬底，所述衬底具有依次彼此邻近的第一有源区、伪区和第 二有源区；在所述衬底上方沉积高k堆叠件和第一介电层；去除所述第一有源区上方的所 述第一介电层和所述高k堆叠件以及去除所述衬底的所述伪区的部分以在紧邻所述伪区 和所述第二有源区的边界的所述伪区上形成所述高k堆叠件的侧壁；在所述伪区上方形成 紧邻所述高k堆叠件的侧壁的保护间隔件；在衬底表面上沉积第一中间层并且在所述第一 中间层和所述第一介电层上方沉积导电栅极堆叠件；去除位于紧邻所述保护间隔件的所述 伪区的部分上的所述导电栅极堆叠件和所述第一中间层以及位于所述高k堆叠件上的所 述导电栅极堆叠件和所述第一介电层；在所述第一有源区上形成第一半导体结构；以及在 所述第二有源区上形成第二半导体结构。
[0005] 在上述方法中，在所述衬底上方沉积所述高k堆叠件和所述第一介电层包括：在 所述衬底上方沉积第二中间层；在所述第二中间层上方沉积高k介电层；在所述高k介电 层上方沉积蚀刻停止层；在所述蚀刻停止层上方沉积第一导电层；在所述第一导电层上方 沉积第一保护层；以及在所述第一保护层上方沉积所述第一介电层。
[0006] 在上述方法中，在所述伪区上方形成紧邻所述高k堆叠件的侧壁的所述保护间隔 件中，所述保护间隔件的高度在所述第一保护层至所述衬底的高度之间以密封所述第一导 电层和所述高k介电层。
[0007] 在上述方法中，在所述衬底表面上沉积所述第一中间层并且在所述第一中间层和 所述第一介电层上方沉积所述导电栅极堆叠件包括：在所述衬底表面上沉积所述第一中间 层；在所述第一中间层和所述第一介电层上方沉积第二导电层；以及在所述第二导电层上 方沉积第二保护层。
[0008] 在上述方法中，在所述第一有源区上形成所述第一半导体结构包括：在所述第一 有源区上形成第一栅极堆叠件和在所述伪区上形成第三栅极堆叠件；在栅极堆叠件、所述 高k堆叠件、所述保护间隔件和所述衬底上方沉积第一存储堆叠件；蚀刻所述第一存储堆 叠件的部分以形成紧邻堆叠件的多个第一侧壁间隔件；以及蚀刻所述第一存储堆叠件的部 分以形成多个第二存储堆叠件。
[0009] 在上述方法中，在所述第二有源区上形成所述第二半导体结构包括：蚀刻所述高 k堆叠件以在所述衬底上的所述第二有源区上形成第二栅极堆叠件和在紧邻所述第二有源 区的所述伪区上形成第四栅极堆叠件；在所述衬底上形成紧邻所述栅极堆叠件和存储堆叠 件的多个第二侧壁间隔件；在所述衬底的所述第一有源区和所述第二有源区上的第二侧壁 间隔件之间形成多个掺杂区；在所述衬底上方沉积第一层间介电层；平坦化所述半导体器 件以暴露所述栅极堆叠件中的导电层；通过将所述第一导电层替换成第二栅极结构中的金 属栅极层，形成高k金属栅极结构；在所述半导体器件上方沉积第二层间介电层；形成至所 述掺杂区的多个接触件；以及在所述第二层间介电层上方沉积金属层。
[0010] 根据本发明的另一方面，还提供了一种半导体器件，包括：衬底，具有通过浅沟槽 隔离（STI)区划分的第一有源区和第二有源区；保护结构，形成在所述衬底的所述第二有 源区的边界处的STI区的上方，包括具有高k介电层的第一伪栅极堆叠件和紧邻所述第一 伪栅极堆叠件的保护间隔件；第一半导体结构，形成在所述衬底的所述第一有源区上方，包 括具有第一中间层和位于所述第一中间层上方的第二导电层的第一栅极结构；以及第二半 导体结构，形成在所述衬底的第二有源区上方，包括高k介电层和位于所述高k介电层上方 的金属栅极层。
[0011] 在上述半导体器件中，所述保护结构还包括：紧邻所述保护间隔件的存储结构； 以及紧邻所述第一伪栅极堆叠件的第二侧壁间隔件。
[0012] 在上述半导体器件中，还包括：伪结构，形成在所述STI区上方，邻近所述第一半 导体结构，包括：第二伪栅极堆叠件；紧邻所述第二伪栅极堆叠件的存储结构；紧邻所述第 二伪栅极堆叠件的另一侧的第二介电层；以及紧邻所述第二介电层的第二侧壁间隔件。
[0013] 在上述半导体器件中，所述保护结构和所述伪结构的宽度均在从约0.1 ym至约 0. 4 μπι的范围内。
[0014] 在上述半导体器件中，所述第一半导体结构包括存储结构、透镜、传感器、放大器、 振荡器、发光二极管或它们的组合。
[0015] 在上述半导体器件中，所述第一半导体结构包括动态随机存取存储器（DRAM)、静 态随机存取存储器（SRAM)、非易失性存储器或它们的组合。
[0016] 在上述半导体器件中，所述非易失性存储器包括闪存。
[0017] 在上述半导体器件中，所述第二半导体结构包括p型金属氧化物半导体（PMOS)、n 型金属氧化物半导体（NMOS)、互补金属氧化物半导体（COMS)或它们的组合。
[0018] 根据本发明的又一方面，还提供了一种半导体器件，包括：衬底，具有通过浅沟槽 隔离（STI)区划分的第一有源区和第二有源区；保护结构，形成在邻近所述衬底的第二有 源区的所述STI区的上方，包括具有高k介电层的第一伪栅极堆叠件和紧邻所述第一伪栅 极堆叠件的保护间隔件；伪结构，具有形成在所述衬底的所述STI区上方的第二伪栅极堆 叠件；存储器件，位于所述衬底的所述第一有源区上；以及逻辑器件，位于所述衬底的所述 第二有源区上。
[0019] 在上述半导体器件中，所述存储器件包括薄膜分离栅极闪存。
[0020] 在上述半导体器件中，所述逻辑器件包括高k介电层金属栅极结构。
[0021] 在上述半导体器件中，所述高k介电层金属栅极结构包括高压氧化物层。
[0022] 在上述半导体器件中，所述保护结构还包括：存储结构，紧邻所述保护间隔件；以 及第二侧壁间隔件，紧邻所述第一伪栅极堆叠件。
[0023] 在上述半导体器件中，所述伪结构包括：存储结构，紧邻所述第二伪栅极堆叠件； 第二介电层，紧邻所述第二伪栅极堆叠件的另一侧；以及第二侧壁间隔件，紧邻所述第二介 电层。
【附图说明】
[0024] 当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各方面。应该注 意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的 尺寸可以任意地增大或减小。
[0025] 图1是根据本发明的一些实施例的半导体器件的截面图；
[0026] 图2至图16是根据本发明的各个实施例的半导体器件在制造的各个阶段的截面 图；以及
[0027] 图17是根据本发明的各个实施例的半导体器件的截面图。
【具体实施方式】
[0028] 应当理解，以下公开内容提供了许多用于实施本发明的不同特征的不同实施例或 实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在 限制本发明。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件 和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间 可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化 和清楚的目的可以以不同比例任意地绘制各个部件。
[0029] 如本文中所使用的，术语"包括"、"包含"、"具有"、"含有"、"涉及"等将被理解为开 放式的，即，意为包括但不限于。
[0030] 除非上下文中另有明确指示，