包括mosfet和双栅极jfet的电子电路的制作方法

包括mosfet和双栅极jfet的电子电路的制作方法
【专利说明】包括MOSFET和双栅极JFET的电子电路
[0001]相关申请的交叉引用
[0002]本申请是2013年3月13日提交的美国专利申请N0.13/803, 792的部分继续申请案，美国专利申请N0.13/803，792是2012年4月10日提交的美国专利申请N0.13/433,611(现为2013年3月19日公告的美国专利N0.8，400，222)的部分继续申请案，美国专利申请N0.13/433，611是2011年5月13日提交的美国专利申请N0.13/107,411(现为2012年5月15日公告的美国专利N0.8，179，197)的继续申请案，美国专利申请N0.13/107,411是2010年I月13日提交的美国专利申请N0.12/686,573(现为2011年6月28日公告的美国专利N0.7，969，243)的分案申请，上述所有专利申请名称均为“Electronic Circuits including a MOSFET and a Dual-Gate JFET”；美国专利申请 N0.12/686，573 要求 2009 年 4 月 22 日提交的名称为“Electronic Circuits includinga MOSFET and a Dual-Gate JFET and having a High Breakdown Voltage” 的美国临时专利申请N0.61/171，689的权益；每个上述专利申请在此通过引用并入本文。本申请也要求 2014 年 I 月 3 日提交的名称为 “Electronic Circuits including a MOSFET and aDual-Gate JFET"的美国临时专利申请N0.61/923，578的权益，该申请也通过引用并入本文。本申请也与2008年2月13日提交的名称为“High Breakdown Voltage Double-gateSemiconductor Device”的美国专利申请N0.12/070，019 (现为2011年I月4日公告的美国专利N0.7，863，645)有关，在此也通过引用将其并入本文。
技术领域
[0003]本发明总体上涉及半导体器件，并且更具体地涉及配置用于功率应用的半导体器件。
【背景技术】
[0004]设计用于射频(RF)功率应用的互补金属氧化物半导体(CMOS)器件在传统上已经要求在改善的RF性能与更高的击穿电压之间的折衷。例如，可以通过降低栅极几何尺寸(例如，通过使用短沟道长度)来改善CMOS器件的RF性能。然而，更小的栅极几何尺寸降低CMOS器件的击穿电压。因为降低的击穿电压限制在放大器配置中的CMOS器件的输出处可获得的电压摆幅，所以这种CMOS器件在功率应用中用处更小。
[0005]在一种处理击穿电压问题的方法中，CMOS器件可以被设计用于具有更低的电压摆幅的更大的电流驱动。然而，更大的电流驱动可能需要使得CMOS器件中的晶体管的宽度较大，因此对驱动电路呈现非期望的电容性负载。
[0006]另一种处理击穿电压问题的方法使用横向扩散金属氧化物半导体(LDMOS)晶体管。LDMOS晶体管具有在有源区和漏极之间的漂移区。漂移区被轻掺杂并且经历最大的电压摆幅。因为漂移区中的掺杂浓度受击穿电压要求限制，所以LDMOS器件牺牲更高的击穿电压而换来在漏极和源极端子之间流动的漏极电流的更高总电阻(称为导通状态电阻)。
[0007]另一种处理击穿电压问题的方法使用具有更厚的和更高电阻率的衬底的器件。这些器件可以提供更高电压的性能，但是也引入更高的导通状态损失。这些器件包括降低表面场(RESURF)器件，其中衬底二极管的耗尽区与横向二极管的耗尽区相互作用以降低表面场。在这些器件中，由于耗尽区的横向展宽而增加了击穿电压。
[0008]因此，存在相比于传统的半导体器件提供改善的RF性能和更高功率的高击穿电压半导体器件的需要。

【发明内容】

[0009]本发明提供用作用于放大输入信号的功率放大器的各种电子电路。示例电路包括MOSFET和JFET，二者都包括源极和漏极，其中JFET的源极直接耦合到MOSFET的漏极。MOSFET也包括栅极，同时JFET也包括顶部栅极和底部栅极二者。在一些实施例中，MOSFET和JFET的栅极具有不同的宽度。在各种实施例中，MOSFET和JFET 二者的源极和漏极，以及JFET的顶部栅极和底部栅极被限定在衬底内，同时MOSFET的栅极被布置在衬底上。在一些示例中，衬底包括具有在绝缘体层之上的硅层的绝缘体上硅晶片，并且在这些实施例中，限定在衬底内的特征被限定在娃层内。
[0010]在各种实施例中，JFET的顶部栅极被耦合到MOSFET的栅极。在这些实施例中的一些实施例中，JFET的底部栅极也被耦合到MOSFET的栅极，并且在这些实施例中的一些实施例中，JFET的顶部栅极和底部栅极都被耦合到DC偏置源。
[0011]在示例电路的各种实施例中，JFET的顶部栅极被耦合到JFET的底部栅极，并且两个栅极都独立于MOSFET的栅极。在这些实施例中的一些实施例中，JFET的顶部栅极和底部栅极都被耦合到DC偏置源，而在这些实施例中的其他一些实施例中，JFET的顶部栅极和底部栅极都被耦合到地(ground)。在这些实施例中的又另一些实施例中，JFET的顶部栅极被耦合到第一 DC偏置源和/或JFET的底部栅极被耦合到第二 DC偏置源或地。
[0012]本发明也涉及各种器件。示例器件包括耦合到上文所述的功率放大器的收发器。在各种实施例中，收发器被配置以产生具有在约700MHz至约2.5GHz的范围内的频率的信号或者产生具有在约150MHz至约6GHz的范围内的频率的信号。在一些实施例中，收发器被布置在与MOSFET和JFET相同的衬底上。各种实施例进一步包括耦合到JFET的漏极的输出匹配电路。
[0013]进一步地，本发明也提供用于信号放大的方法。示例方法包括用第一信号控制MOSFET的栅极、用第二信号控制JFET的顶部栅极、以及用第三信号控制JFET的底部栅极，其中JFET处于与MOSFET的共源共栅(cascode)配置。在各种实施例中，第二信号依赖于第一信号并且在这些实施例中的一些实施例中，第三信号依赖于第二信号。类似地，在各种实施例中，第二信号独立于第一信号并且在这些实施例中的一些实施例中，第三信号依赖于第二信号。
[0014]本发明进一步提供了制作电子电路的方法。示例方法包括提供具有嵌入晶片内的在绝缘体层之上的硅层的绝缘体上硅晶片，诸如通过离子注入将包括源极和漏极的MOSFET限定在晶片的硅内，将包括源极、漏极、顶部栅极、和底部栅极的JFET限定在晶片的硅内，以及诸如通过光刻在硅上形成MOSFET的栅极。在各种实施例中，该方法进一步包括形成与JFET的源极和MOSFET的漏极都电通信的金属层，从而JFET的源极直接耦合到MOSFET的漏极。
[0015]本发明的另一示例电路包括基本在衬底中形成的MOS器件。该衬底包括限定在衬底内的第一阱，其中阱的特征在于例如通过平整化衬底所形成的顶部表面。限定在阱内的是底部栅极、限定在底部栅极和顶部表面之间的第一沟道、第一漏极、在第一漏极和源极之间的第二漏极、在第一漏极和第二漏极之间的第一栅极、以及在源极和第二漏极之间的间隙。MOS器件进一步包括布置在第一阱的顶部表面上方并且与间隙对准的电介质层和布置在电介质层上方的第二栅极。在示例MOS器件中，第一栅极控制第一沟道，第二栅极控制也布置在第一阱内的第二沟道。第一沟道和第二沟道被不同地掺杂，使得当一个沟道被掺杂为η型时，另一沟道被掺杂为P型。
[0016]示例MOS器件的各种实施例也包括限定在第一阱中的两个侧壁，以使得两个侧壁被连接到底部栅极。第二阱通过被围闭在两个侧壁之间以及底部栅极和顶部栅极之间的体积被限定在第一阱内。在一种配置中，两个侧壁中的一个侧壁被布置在第一栅极和第二栅极之间，以使得第一源极、第二栅极、和第二漏极包括在一个侧壁的一侧处于第三阱中的MOSFETo在这些实施例中，第一阱也包括，限定于其中的布置在一个侧壁和第一栅极之间的第二源极。在这些实施例中，第二源极、第一栅极、和第一漏极全部在第二阱内，并且与底部栅极和第一沟道一起构成双栅极JFET。在这些实施例中，一个侧壁被布置在第二源极和第二漏极之间，并且因此MOSFET和JFET从第二漏极通过限定在顶部表面上方的导电路径(诸如布置在衬底上的金属迹线)被电耦合到第二源极。在这些实施例中，一个或者两个侧壁可以具有与底部栅极相同的掺杂。至少一个侧壁被暴露在顶部表面处，以允许电压被施加到底部栅极。
[0017]在另一配置中，两个侧壁被布置以使得第一源极、第一漏极和第二漏极、第一栅极、以及第一沟道都被布置在第二阱内。这些实施例不包括第二源极，也不包括第三阱。相反，第一沟道在第二漏极和第一漏极之间提供电传导并且受第一栅极控制，布置在第二阱内的第二沟道在第一源极和第二漏极之间提供电传导并且受第二栅极控制。在这些实施例中，第二沟道被布置在底部栅极和第二栅极之间。注意，第一沟道和第二沟道被掺杂以使得当一个沟道被掺杂为η型时，另一沟道被掺杂为P型，因此，在这些实施例中，第二阱的相对侧被掺杂成一侧是η型且另一侧是P型，它们在第二漏极和底部栅极之间延伸的边界界面处相遇。
【附图说明】
[0018]为了简单和清晰而图示图中的元件，并且图中的元件没有按照比例绘制。一些元件的尺寸相对于其他元件可能被夸大以帮助改善本发明的各种实施例的理解。
[0019]图1图示了根据本发明的一个实施例的包括MOS栅极、结型栅极和两个邻近的N+区的双栅极半导体器件的示例截面。
[0020]图2图示了根据本发明的一个实施例的包括MOS栅极、结型栅极和使用导电层耦合的两个N+区的双栅极半导体器件的示例截面。
[0021]图3图示了根据本发明的一个实施例的包括MOS栅极、结型栅极和布置在MOS栅极和结型栅极之间的单个N+区的双栅极半导体器件的示例截面。
[0022]图4图示了根据本发明的一个实施例的在第二操作模式中的图3中的双栅极半导体器件示例截面。
[0023]图5图示了根据本发明的一个实施例的图1至图3和图6中的双栅极半导体器件的示例电路图。
[0024]图6图示了根据本发明的一个实施例的包括MOS栅极和结型栅极的双栅极半导体器件的示例截面。
[0025]图7提供了根据本发明的一个实施例的包括MOSFET和双栅极JFET的示例电子电路的电路图。
[0026]图8A、8B、和8C是根据本发明的三个实施例的示例电子电路的截面，每个示例电子电路包括MOSFET和双栅极JFET，其中MOSFET和JFET是不同的。
[0027]图9至图15提供了根据本发明的各种实施例的包括MOSFET和双栅极JFET的几种示例电子电路的电路图。
[0028]图16提供了用于使用在共源共栅配置中的MOSFET和双栅极JF