静态随机存储器及其形成方法
【技术领域】
[0001]本发明涉及半导体技术领域，特别涉及一种静态随机存储器及其形成方法。
【背景技术】
[0002]在大规模集成电路应用中，静态随机存储器(SRAM:Static Random AccessMemory)是一种广泛使用的片上存储器,与动态随机存储器(DRAM:Dynamic Random AccessMemory)不同，静态随机存储器只要为其供电即可保存数据，并不需要额外的刷新。因此静态随机存储器具有高速和低功耗的优点。
[0003]图1示出了现有技术的静态随机存储器的电路结构示意图。主流的静态随机存储器包含六个晶体管(6T SRAM)，如图1所示，所述6T SRAM包括第一上拉PMOS晶体管PUl、第二上拉PMOS晶体管PU2、第一下拉NMOS晶体管PDl和第二下拉NMOS晶体管Η)2，所述第一上拉PMOS晶体管PUl和所述第二上拉PMOS晶体管PU2的源极连接电源Vdd，所述第一下拉NMOS晶体管PDl和所述第二下拉NMOS晶体管TO2的源极接地Vss，所述第一上拉PMOS晶体管PUl和所述第一下拉NMOS晶体管PDl构成第一反相器，所述第二上拉PMOS晶体管PU2和第二下拉NMOS晶体管PD2构成第二反相器，所述第一反相器的输出端与所述第二反相器的输入端电连接，形成第一存储节点Q，所述第二反相器的输出端与所述第一反相器的输入端连接，形成第二存储节点QN，由于所述第一反相器与所述第二反相器交叉耦合，构成锁存电路，当下拉一个存储节点至低电位时，则另一个存储节点被上拉至高电位。所述第一存储节点Q和第二存储节点QN分别与第一传输门PGl和第二传输门PG2连接，第一传输门PGl和第二传输门PG2的栅极与第一字线WLl相连，当第一字线WLl电压切换到系统高电压，第一传输门PGl和第二传输门PG2被开启，允许通过第一位线BLl和第二位线BL2对存储节点进行读取和写入；当第一字线WLl电压切换到系统低电压时，第一传输门PGl和第二传输门PG2被关闭，位线BLl和BL2与存储节点相隔离。
[0004]但是，现有技术静态随机存储器的形成工艺复杂。
【发明内容】
[0005]本发明解决的问题是，现有技术静态随机存储器的形成工艺复杂。
[0006]为解决上述问题，本发明提供一种SRAM单元的形成方法，该SRAM单元的形成方法包括:提供半导体衬底，所述半导体衬底上形成有第一上拉晶体管，第一下拉晶体管，第二上拉晶体管，第二下拉晶体管，第一传输晶体管和第二传输晶体管，其中，所述第一上拉晶体管的栅极和第一下拉晶体管的栅极电学连接，第二上拉晶体管的栅极和第二下拉晶体管的栅极电学连接，所述第一传输晶体管的第一端与所述第一上拉晶体管的漏极和第一下拉晶体管的漏极电学连接，所述第二传输晶体管的第一端与所述第二上拉晶体管的漏极和第二下拉晶体管的漏极电学连接；形成第一金属层，所述第一金属层包括字线，所述字线与第一传输晶体管的栅极和第二传输晶体管的栅极电学连接；形成第二金属层，所述第二金属层包括第一位线、第二位线、第一电源线和第二电源线，其中，所述第一位线电学连接所述第一传输晶体管的第二端，所述第二位线电学连接所述第二传输晶体管的第二端，所述第一电源线电学连接所述第一上拉晶体管的源极和所述第二上拉晶体管的源极，所述第二电源线电学连接所述第一下拉晶体管的源极和第二下拉晶体管的源极。
[0007]可选的，在形成第一金属层之前，还包括:形成第一层间介质层，所述第一层间介质层覆盖所述第一上拉晶体管，第一下拉晶体管，第二上拉晶体管，第二下拉晶体管，第一传输晶体管和第二传输晶体管；形成贯穿所述第一层间介质层的多个第一导电插塞，所述多个第一导电插塞分别与所述第一传输晶体管的栅极和所述第二传输晶体管的栅极电学连接。
[0008]可选的，在形成第二金属层之前，还包括:形成第二层间介质层，所述第二层间介质层覆盖所述第一层间介质层和所述第一金属层；形成贯穿所述第二层间介质层的多个第二导电插塞，所述多个第二导电插塞分别与所述第一传输晶体管的第二端、所述第二传输晶体管的第二端、所述第一上拉晶体管的源极、所述第二上拉晶体管的源极、所述第一下拉晶体管的源极和所述第二下拉晶体管的源极电学连接。
[0009]可选的，所述字线沿第一方向延伸。
[0010]可选的，所述第一位线、第二位线、第一电源线和第二电源线的延伸方向垂直于所述字线的延伸方向。
[0011]可选的，所述第一上拉晶体管和所述第一下拉晶体管具有共同的栅极，所述第二上拉晶体管和所述第二下拉晶体管具有共同的栅极。
[0012]可选的，所述第一传输晶体管和所述第一下拉晶体管位于同一有源区内，所述第二传输晶体管和所述第二下拉晶体管位于同一有源区内。
[0013]可选的，所述第一上拉晶体管和所述第二上拉晶体管为PMOS晶体管，所述第一下拉晶体管、所述第二下拉晶体管、第一传输晶体管和第二传输晶体管为NMOS晶体管。
[0014]对应的，本发明实施例还提供了一种静态随机存储器，所述静态随机存储器包括:半导体衬底，所述半导体衬底上具有第一上拉晶体管，第一下拉晶体管，第二上拉晶体管，第二下拉晶体管，第一传输晶体管和第二传输晶体管，其中，所述第一上拉晶体管的栅极和第一下拉晶体管的栅极电学连接，第二上拉晶体管的栅极和第二下拉晶体管的栅极电学连接，所述第一传输晶体管的第一端与所述第一上拉晶体管的漏极和第一下拉晶体管的漏极电学连接，所述第二传输晶体管的第一端与所述第二上拉晶体管的漏极和第二下拉晶体管的漏极电学连接；第一金属层，所述第一金属层包括字线，所述字线与第一传输晶体管的栅极和第二传输晶体管的栅极电学连接；第二金属层，所述第二金属层包括第一位线、第二位线、第一电源线和第二电源线，其中，所述第一位线电学连接所述第一传输晶体管的第二端，所述第二位线电学连接所述第二传输晶体管的第二端，所述第一电源线电学连接所述第一上拉晶体管的源极和所述第二上拉晶体管的源极，所述第二电源线电学连接所述第一下拉晶体管的源极和第二下拉晶体管的源极。
[0015]可选的，还包括:第一层间介质层，所述第一层间介质层覆盖所述第一上拉晶体管，第一下拉晶体管，第二上拉晶体管，第二下拉晶体管，第一传输晶体管和第二传输晶体管；多个第一导电插塞，所述多个第一导电插塞贯穿所述第一层间介质层，且所述多个第一导电插塞分别与所述第一传输晶体管的栅极和所述第二传输晶体管的栅极电学连接。
[0016]可选的，还包括:第二层间介质层，所述第二层间介质层覆盖所述第一层间介质层和所述第一金属层；多个第二导电插塞，所述多个第二导电插塞贯穿所述第二介质层，且所述多个第二导电插塞分别与所述第一传输晶体管的第二端、所述第二传输晶体管的第二端、所述第一上拉晶体管的源极、所述第二上拉晶体管的源极、所述第一下拉晶体管的源极和所述第二下拉晶体管的源极电学连接。
[0017]可选的，所述字线沿第一方向延伸。
[0018]可选的，所述第一位线、第二位线、第一电源线和第二电源线的延伸方向垂直于所述字线的延伸方向。
[0019]可选的，所述第一上拉晶体管和所述第一下拉晶体管具有共同的栅极，所述第二上拉晶体管和所述第二下拉晶体管具有共同的栅极。
[0020]可选的，所述第一传输晶体管和所述第一下拉晶体管位于同一有源区内，所述第二传输晶体管和所述第二下拉晶体管位于同一有源区内。
[0021]可选的，所述第一上拉晶体管和所述第二上拉晶体管为PMOS晶体管，所述第一下拉晶