半导体器件和用于板式封装的自适性图案化的方法
【技术领域】
[0001]本公开大体上涉及半导体器件，更具体来说涉及在用于形成扇出晶圆级封装(FOffLP)的板式封装的领域中的自适性图案化。
【背景技术】
[0002]半导体器件普遍存在于现代电子产品中。半导体器件在电气部件的数量和密度方面有差别。分立半导体器件一般包含一种类型的电气部件，例如发光二极管(LED)、小信号晶体管、电阻器、电容器、电感器以及功率金属氧化物半导体场效应晶体管(MOSFET)。集成半导体器件通常包含几百到几百万个电气部件。集成半导体器件的实例包括微控制器、微处理器、电荷耦合器件(CXD)、太阳能电池以及数字微镜器件(DMD)。
[0003]半导体器件执行宽泛范围的功能，诸如信号处理、高速计算、发射和接收电磁信号、控制电子器件、将太阳光转换成电力以及为电视显示器创建视觉投影。半导体器件存在于娱乐、通信、功率变换、网络、计算机和消费品的领域中。半导体器件也存在于军事应用、航空、汽车、工业控制器和办公设备中。
[0004]半导体器件充分利用半导体材料的电气性质。半导体材料的原子结构允许通过施加电场或基极电流或者通过掺杂工艺来操纵其电导率。掺杂的步骤将杂质引入到半导体材料中以操纵和控制半导体器件的电导率。
[0005]半导体器件包含有源和无源电气结构。包括双极型和场效应晶体管的有源结构控制电流的流动。通过改变掺杂水平和电场或基极电流的施加，晶体管有利于或限制电流的流动。包括电阻器、电容器和电感器的无源结构产生执行各种电气功能所必需的电压与电流之间的关系。无源和有源结构被电连接以形成电路，所述电路使半导体器件能够执行高速计算和其他有用功能。
[0006]半导体器件一般是使用两个复杂的制造工艺(即，前端制造和后端制造)进行制造，每个制造工艺可能涉及几百个步骤。前端制造涉及在半导体晶片的表面上形成多个半导体芯片。每个半导体芯片通常完全相同并且包含通过电连接有源和无源部件而形成的电路。后端制造涉及从成品晶片中分割单独的半导体芯片以及封装该芯片以提供结构支承和环境隔离。如本文所用的术语“半导体芯片”指代单数和复数两者形式的词，并且因此可以指代单个半导体器件和多个半导体器件两者。
[0007]半导体制造的一个目标是产生更小的半导体器件。更小的器件通常消耗更少的功率，具有更高的性能，并且可以被更高效地生产。另外，更小的半导体器件具有更小的占位面积，这对于更小的终端产品而言是所期望的。更小的半导体芯片大小可以通过前端工艺改进来实现，从而导致半导体芯片具有更小的、更高密度的有源和无源部件。后端工艺可以通过电互连和封装材料的改进而导致具有更小的占位面积的半导体器件封装。
[0008]更有效地生产封装的半导体器件的后端处理的一种方法是使用板式封装，其中许多半导体芯片形成到面板中并且在重组晶片或面板的水平下被同时处理。用于封装半导体芯片的一种形式的板式封装是FOWLP。FOWLP涉及将多个半导体芯片“面朝下”放置或使半导体芯片的有源表面面向临时载体或基板，诸如临时胶带载体。半导体芯片和基板或载体通过密封剂(诸如环氧模塑化合物)使用例如压缩模塑工艺包覆模塑。在模塑后，移除载体胶带，以暴露一起形成为重组晶片的多个半导体芯片的有源表面。随后，在重组晶片的顶部上形成晶片级芯片缩放式封装(WLCSP)堆积互连结构。然后，在堆积互连结构上方形成导电凸块作为球栅阵列(BGA)，BGA附接到重组晶片。在形成BGA后，分割重组晶片以形成单独的半导体器件或封装。有时，半导体芯片在安装到基板的过程中被移位并且也在包覆模塑过程期间被移位。半导体芯片的移位(包括半导体芯片的旋转)可能导致有缺陷的半导体封装，所述有缺陷的半导体封装降低封装质量和可靠性并且还增加封装成品率损失。
【发明内容】
[0009]从说明书和附图以及权利要求书来看，上述方面和其他方面、特征和优点对于本领域的普通技术人员将是显而易见的。
[0010]因此，在一个方面，本发明是一种制造半导体器件的方法，所述方法可以包括:提供多个半导体芯片，所述半导体芯片包括布置在半导体芯片中的每个的有源表面上方的铜柱；通过围绕半导体芯片中的每个布置密封剂来形成嵌入式芯片面板；测量嵌入式芯片面板内的每个半导体芯片的真实位置；以及形成单元特定图案以与嵌入式芯片面板中的每个半导体芯片的真实位置对准。
[0011]制造半导体器件的方法还可以包括通过以下操作形成嵌入式芯片面板:提供载体；将多个半导体芯片面朝下安装在载体上；以及围绕多个半导体芯片中的每个并且围绕每个铜柱布置密封剂。方法还可以包括通过以下操作形成嵌入式芯片面板:提供载体；将多个半导体芯片面朝上安装在载体上；以及围绕多个半导体芯片中的每个并且围绕每个铜柱布置密封剂。方法还可以包括移除载体以暴露每个半导体芯片的背面。方法还可以包括形成在每个半导体芯片的有源表面上方延伸的扇入再分布层(RDL)，以及在扇入RDL上方形成铜柱。方法还可以包括形成单元特定图案作为布置在多个半导体芯片上方、密封剂上方并且耦合到铜柱的扇出结构。方法还可以包括形成单元特定图案作为直接在密封剂上并且耦合到铜柱的导电层。
[0012]在另一方面，本发明是一种制造半导体器件的方法，所述方法可以包括:提供多个半导体芯片，所述半导体芯片包括布置在每个半导体芯片的有源表面上方的互连结构；通过围绕多个半导体芯片中的每个布置密封剂来形成嵌入式芯片面板；测量嵌入式芯片面板内的每个半导体芯片的真实位置；以及形成单元特定图案以与嵌入式芯片面板中的每个半导体芯片的真实位置对准。
[0013]制造半导体器件的方法还可以包括通过形成互连结构作为铜柱来提供互连结构。方法还可以包括在每个铜柱上方形成凸块，以使得凸块与每个半导体器件的各自的轮廓对准。方法还可以包括形成包括接触焊盘的半导体芯片中的每个，以及在各自的半导体芯片中的每个的接触焊盘上方形成铜柱。方法还可以包括在围绕多个半导体芯片中的每个形成密封剂之前，在所述半导体芯片的背面上方形成背面涂层。方法还可以包括在多个半导体芯片中的每个的背面上方并且在围绕多个半导体芯片布置的密封剂的表面上方布置背面涂层。方法还可以包括测量每个半导体芯片相对于整板基准的真实位置。
[0014]在另一方面，本发明是一种制造半导体器件的方法，所述方法可以包括:提供包括多个半导体芯片的芯片面板，所述半导体芯片包括互连结构并且嵌入密封剂中；测量芯片面板内的每个半导体芯片的真实位置；以及形成与每个互连结构的真实位置对准的单元特定图案。
[0015]制造半导体器件的方法还可以包括围绕半导体芯片形成密封剂，而不在半导体芯片的背面上方形成密封剂，从而使得半导体芯片的背面相对于密封剂被暴露。方法还可以包括通过从许多预定的单元特定图案设计中选择具有与多个半导体芯片中的每个的真实位置最佳拟合的单元特定图案，形成单元特定图案以与芯片面板中的每个半导体芯片的真实位置对准。方法还可以包括在每个单元特定图案上方形成凸块，以使得凸块与每个半导体器件的各自的轮廓对准。方法还可以包括通过形成互连结构作为铜柱来提供互连结构。方法还可以包括形成单元特定图案作为导电层；在单元特定图案上方形成聚苯并恶唑、聚酰亚胺或环氧焊接掩模的绝缘层；在单元特定图案上方的绝缘层中形成开口以限定岸面栅格阵列焊盘；以及在岸面栅格阵列焊盘上方形成高度较低的凸块。
【附图说明】
[0016]图1A示出根据实施例的重组晶片的顶视图。
[0017]图1B至图1D示出根据本公开的实施例的布置在重组晶片中的多个封装或模块的顶视图。
[0018]图2A示出根据本公开的实施例的FOWLP的顶视图。
[0019]图2B示出根据本公开的实施例的FOWLP的横截面侧视图。
[0020]图3A示出根据本公开的实施例的具有与标称参考位置不同的χ-y位置的封装芯片的实际位置的顶视图。
[0021]图3B示出根据本公开的实施例的具有与标称参考取向不同的取向的封装芯片的实际位置的顶视图。
[0022]图4示出根据本公开的实施例的RDL图案。
[0023]图5A示出根据本公开的实施例的面板设计的一部分。
[0024]图5B示出根据本公开的实施例的未对准的芯片单元。
[0025]图6示出根据本公开的实施例的多个分立的不同设计选项。
[0026]图7示出根据本公开的实施例的自适性图案化系统。
[0027]图8示出自适性图案化方法的实施例的方法图。
[0028]图9示出自适性图案化方法的实施例的方法图。
[0029]图1OA至图1OC示出根据本公开的实施例的用于FOWLP中的多个半导体芯片。
[0030]图1lA至图1lH示出根据本公开的实施例的用于形成FOWLP的方法中的横截面侧视图。
[0031]图12A至图12C示出根据本公开的实施例的用于FOWLP中的多个半导体芯片。
[0032]图13A至图13H示出根据本公开的实施例的用于形成FOWLP的方法中的横截面侧视图。
[0033]图14示出根据本公开的实施例的FOWLP的实施例。
[0034]图15示出根据本公开的实施例的FOWLP的实施例。
[0035]图16示出根据本公开的实施例的FOWLP的实施例。
[0036]图17示出根据本公开的实施例的FOWLP的实施例。
[0037]图18示出根据本公开的实施例的FOWLP的实施例。
[0038]图19示出根据本公开的实施例的FOWLP的实施例。
[0039]图20示出根据本公开的实施例的FOWLP的实施例。
[0040]图21示出根据本公开的实施例的FOWLP的实施例。
[0041]图22示出根据本公开的实施例的FOWLP的实施例。
【具体实施方式】
[0042]本公开的实施例公开用于改进板式封装的方法和系统。根据本公开的实施例，面板或网状晶片中的单独的器件单元的未对准可以通过以下方法加以调整:测量每个单独的器件单元的未对准，并且利用无掩模图案化技术来调整用于每个各自的器件单元的堆积层中的特征的位置或设计。
[0043]在以下描述中，陈述了许多特定细节，诸如特定配置、组合物和工艺等，以便提供对本公开的全面理解。在其他实例中，尚未特别详细地描述众所周知的工艺和制造技术，以免不必要地混淆本公开。此外，图中所示的各种实施例是说明性表示并且未必按比例绘制。
[0044]如本文所使用的术语“在…上方”、“在…之间”、“在…上”是指一层相对于其他层的相对位置。沉积或布置在另一层上方或下方的一层可以直接与该另一层接触或可以具有一个或多个中间层。沉积或布置在层间的一层可直接与这两层接触或可具有一个或多个中间层。相比而言，在第二层“上”的第一层与该第二层接触。
[0045]根据本公开的实施例，可以组装并模塑多个器件单元以产生面板或网状晶片。器件单元可以是有源器件单元如管芯，并且还可以是无源器件单元如集成无源网络，或分立的无源器件单元诸如电容器、电阻器或电感器。尽管并无不要求预封装，但器件单元可以进行预封装。根据本发明的实施例，预封装件可以包含单个或多个器件单元和其他部件。检查面板以测量面板中的每个器件单元的真实位置。例如，实测位置可以包括来自每个器件单元的至少一个特征相对于面板上的整板基准的χ-y位置和/或取向。然后，基于对于每个各自的单独的器件单元实测位置来创建用于每个单独的器件单元的单元特定图案，并且将所述单元特定图案提供给激光器、直接写入成像系统或其他无掩模图案化系统。然后，在多个器件单元中的每个上方形成单元特定图案，以使得每个单元特定图案与各自的器件单元对准。
[0046]在一个实施例中，创建图案的步骤涉及调整芯片缩放式封装(CSP)堆积结构中的单元细节图案的位置或设计以便与面板中的每个器件单元的实测位置对准。在一个实施例中，单元细节图案为可以与RDL相关联或可以不与RDL相关联的第一通孔图案、捕获焊盘或互连迹线图案。例如，可以调整第一通孔图案的位置，以使得第一通孔图案被形成为与面板中的每个器件单元的实测位置对准。另外，包括用于第一通孔的至少一个捕获焊盘的RDL层可以被调整或设计以维持与面板中的每个器件单元的真实位置对准。可以在相对于器件单元的实测位置不对准的情况下形成最终凸块下冶金(UBM)和BGA球。因此，UBM焊盘和BGA球可以始终相对于每个器件单元的封装轮廓对准，从而维持与封装轮廓的一致性。
[0047]也可以利用自适性图案化以在整个面板上创建多个模块特定图案。根据本公开的实施例，可以组装并模塑多个器件单元和可选地其他部件以产生面板或网状晶片。其他部件可以是光学元件、连接器(例如，用于连接到模块的外部)和其他电子部件，这些部件也可以被预封装。在一个实施例中，模块包括多个器件单元。模块也可以包括至少一个器件单元和另一个部件。检查包括多个器件单元或至少一个器件单元和至少一个额外的部件的多个布置的面板，以测量面板中的每个器件单元和可选的其他部件的真实位置。例如，实测位置可以包括来自模块内的每个器件单元和可选的其他部件的至少一个特征相对于面板上的整板基准的χ-y位置和/或取向。然后，基于对各自的模块内的每个各自的单独的器件单元和可选的其他部件实测位置来创建用于每个模块的模块特定图案，并且将所述模块特定图案提供给激光器、直接写入成像系统或其他无掩模图案化系统。然后，在多个器件单元中的每个和可选的其他部件上方形成模块特定图案，以使得每个模块特定图案与各自的模块器件单元和可选的其他部件对准。
[0048]如先前关于单个器件单元封装实施例所描述，创建模块特定图案的步骤可以涉及调整CSP堆积结构中的单元或部件细节图案的位置或设计以便与面板中的每个器件单元或部件的实测位置对准。在多个器件和可选的其他部件存在的情况下，可能存在可以与RDL相关联或可以不与RDL相关联的器件互连迹线。多层堆积结构也可以用于模块以及单个器件封装两者。
[0049]参看图图1A，在一个实施例中，工艺以面板102开始，面板102包括用封装材料106 (诸如环氧树脂)包覆模塑的多个器件单元104。虽然图1A示出圆形面板102，但是也可以使用替代面板形式，诸如矩形或方形。如图13D中所示，多个器件单元104的有源表面基本上与封装材料106齐平。在一个实施例中，面板102可以为在本领域中称为重组晶片的面板，重组晶片通过WLP技术形成，在该技术中，将多个器件单元向下置于临时胶带载体上，然后通过环氧模塑料使用压缩成型工艺包覆成型，然后移除临时胶带载体以暴露所述多个管芯单元的有源表面。
[0050]随后，可以在图1A中所示的结构的顶部上形成堆积结构，并且器件单元被分割以形成封装或模块。例如，如图1B中所示，可以将面板分割成多个单芯片封装150，每个封装包括单个半导体芯片单元152。参看图1C，可以将多个芯片单元152、154安装在模塑板内，并且将所述芯片单元分割以形成多芯片封装或模块150。参看图1D，可以将单个芯片单元152或多个芯片单元152、154安装在模塑板内，该模塑板添加了无源器件156 (诸如电容器、电感器或电阻器)和/或其他部件158 (诸如光学元件、连接器或其他电子部件)，并且将所述芯片单元分割以形成包括有源器件和无源器件和/或其他部件的封装或模块150。根据本公开的实施例，可预想到封装或模块内的有源和无源器件与可选地其他部件的多种组合。因此，图1B到图1D中所示的特定配置意味说明性而非限制。
[0051]在以下讨论中，参照单芯片FOWLP的形成来描述某些实施例，但是本公开的实施例不限于此。本公开的实施例可以用于任何板式封装应用，包括单芯片应用、多芯片模块、模块内芯片和无源部件的某种组合，或模块内器件单元和另外的部件的某种组合。在一个方面，本公开的实施例可以消除或降低因拼板过程中器件单元或其他部件的未对准而导致的封装或模块组合件的成品率损失。在另一方面，本公开的实施例可以维持与封装或模块轮廓一致，并且不需要改变UBM焊盘或BGA球的位置。维持与封装或模块轮廓一致的步骤可以始终如一地在最终产品中实现，例如，作为最终产品封装、测试用插座等。在另一方面，本公开的实施例可以允许在器件单元上的接合焊盘开口更小。
[0052]现在参看图2A至图2B，附接球栅阵列(BGA)球108，并且用锯分割面板以形成单独的封装。可在分割之前在每一个管芯单元的有源表面上形成CSP增层结构110。虽然将图2B中的堆积结构110示出为包括单个介电层115，但是应当理解，可以使用多个层来形成堆积结构110。堆积结构110可以由介电材料115形成，所述堆积结构内包括与芯片单元152的接合焊盘105电接触的第一通孔112。形成RDL 114，该RDL 114可以横越在接合焊盘105、第一通孔112下方以及在UBM通孔116、UBM焊盘119和BGA球108上方。BGA球108在图2B中示出为焊球，但不限于此。在其他实施例中，根据本文所述的原理形成可以或可以不与RDL相关的多个介电层和器件互连迹线。此类多层增层结构既可用于单管芯封装应用也可以用于多管芯模块。
[0053]已观察到，芯片单元放置和包覆模塑可能导致多个芯片单元152中的任一个在临时胶带载体上的取向发生位移和/或旋转。这可归因于管芯单元未严格附接到临时胶带载体以及模塑料在模塑料固化过程中收缩。因此，面板102上的多个芯片单元152可能在压缩模塑后不处于其标称参考位置中。如图13D中所示，芯片单元152的实际位置可以具有与芯片单元的标称参考位置152’不同的x-y位置。如图13D中所示，芯片单元152的实际位置可以旋转，从而使得其具有与标称参考位置152’的标称参考取向Θ’不同的取向Θ。虽然在图3A至图3B中相对于单独的分割的封装轮廓内的芯片单元的标