的伪栅极103A的两侧 的核心器件的间隙壁104A以及位于所述IO器件的伪栅极103B的两侧的IO器件的间隙壁 104B，如图IC所示。
[0050] 示例性地，形成位于所述核心区的核心器件的伪栅极103A和位于所述IO区的IO 器件的伪栅极103B的方法包括如下步骤：
[0051] 步骤A3101 :在半导体衬底上形成伪栅极材料层(例如：多晶硅层）；
[0052] 步骤A3102 :使用干法刻蚀对所述伪栅极材料层进行刻蚀，以形成位于核心区的 伪栅极103A和位于IO区的伪栅极103B。其中，在所述干法刻蚀的过程中，所采用的电源优 选为脉冲电源。与此不同的是，在现有技术中，在使用干法刻蚀对多晶硅层进行刻蚀以形成 位于核心区的伪栅极103A和位于IO区的伪栅极103B(S卩，对伪栅极进行图案化）的过程 中，干法刻蚀通常采用连续电源。
[0053] 由于第二氧化层102位于核心区的部分102A的厚度比现有技术中厚，因此，可以 在一定程度上改善在伪栅极图形化的过程中容易出现的多晶硅脚印现象以及半导体衬底 的损失(被不当刻蚀所致）问题。
[0054] 此外，本实施例在对多晶硅进行干法刻蚀时采用脉冲电源，可以进一步改善半导 体衬底的不当刻蚀现象以及多晶硅"脚印"现象。如图IC所示意，经过步骤A3,没有出现伪 栅极103A和103B附近的半导体衬底100的损失，也没用出现多晶硅"脚印"现象。因此， 不会导致S/D区半导体的电阻（Rext)变大，进而导致器件性能大幅下降的问题，也不会出 现后续形成的金属栅极的底部的长度比沟道的中心区域长以及金属栅极的不均匀，这将导 致器件性能的下降的问题。
[0055] 在本步骤中，还可以包括进行Halo离子注入的步骤和/或LDD离子注入的步骤。 其中，Halo-般在LDD注入时一起使用，以调节Vt及防止S/D的穿通。
[0056] 步骤A4 :在所述半导体衬底100上形成所述核心器件的主侧壁、源极和漏极以及 所述IO器件的主侧壁、源极和漏极，并形成覆盖所述半导体衬底100的层间介电层105,如 图ID所示。
[0057] 其中，核心器件和IO器件均可以为PMOS或NMOS;对于NM0S，本步骤还可以在形成 主侧壁之前形成E形的嵌入式锗硅层，以提高载流子迁移率；对于PM0S，本步骤还可以在 形成主侧壁之前形成U形的嵌入式碳硅层，以提高载流子迁移率。
[0058] 此外，本步骤还可以在形成源极和漏极之后，对核心器件和IO器件进行应力临近 技术（SPT)工艺处理，以提高半导体器件的性能。
[0059] 其中，形成源极和漏极的步骤，可以为离子注入或其他合适的方法。形成层间介电 层的方法，一般为：在半导体衬底100上形成层间介电材料并进行CMP。
[0060] 步骤A5 :去除位于核心区的核心器件的伪栅极103A和位于IO区的IO器件的伪 栅极103B，如图IE所示。
[0061] 其中，去除伪栅极103A和伪栅极103B的方法，可以为干法刻蚀或湿法刻蚀，此处 并不进行限定。
[0062] 由于伪栅极103A和103B不存在多晶硅"脚印"现象，在去除伪栅极103A和伪栅 极103B之后，间隙壁104A之间的沟槽与间隙壁104B之间的沟槽都是良好的垂直形貌(如 图IE所示)，因此，后续形成的金属栅极结构将具有良好的形貌，进而提高半导体器件的性 能。
[0063] 步骤A6 :去除第二氧化层102位于所述核心器件的间隙壁104A之间的部分，如图 IF所示。
[0064] 在本步骤中，在去除第二氧化层102位于核心器件的间隙壁104A之间的部分的同 时，也可以去除第二氧化层位于IO器件的间隙壁104B之间的部分。
[0065] 其中，如果仅去除第二氧化层102位于间隙壁104A之间的部分，则IO器件的栅极 氧化层包括第一氧化层101位于IO区的部分和第二氧化层位于IO区的部分。本步骤可以 采用如下方法实现：
[0066] 形成覆盖第二氧化层位于IO器件的间隙壁104B之间的部分的光刻胶，使用湿法 刻蚀去除第二氧化层102位于间隙壁104A之间的部分，去除所述光刻胶。
[0067] 如果在去除第二氧化层102位于间隙壁104A之间的部分的同时去除第二氧化层 位于间隙壁104B之间的部分，则IO器件的栅极氧化层包括第一氧化层101位于IO区的部 分。本步骤的实现方法可以为：直接通过湿法刻蚀对第二氧化层102位于间隙壁104A之间 的部分以及位于间隙壁104B之间的部分进行去除即可。
[0068] 关于是否去除第二氧化层102位于IO区的间隙壁104B之间的部分，S卩，IO器件 的栅极氧化层是否包括第二氧化层102,可以根据IO器件对静电以及可靠性的要求进行设 计，此处并不进行赘述。
[0069] 由于第二氧化层102为化学气相沉积法形成的氧化物层（CVDOxide)、高温氧化物 层（HTO)或原子层沉积法形成的氧化物层（ALDOxide)，在进行湿法刻蚀时，它们的刻蚀速 率高于热氧化法形成的氧化物层的刻蚀速率(大约高10倍左右)，因此，在去除第二氧化物 层102位于间隙壁104A之间的部分以及去除第二氧化物层102位于间隙壁104A之间的部 分与间隙壁104B之间的部分时，很容易将其去除而不会对层间介电层105造成损害。例 如，图IF示意了使用湿法刻蚀去除第二氧化物层102位于间隙壁104A之间的部分之后的 图形，显然未对层间介电层105造成损害。而未造成层间介电层105损失，则可以避免现有 技术中的栅极金属在金属栅极的侧翼位置形成金属残留的问题以及金属栅极高度变低的 问题，以及由此进一步引发的其他问题。
[0070] 本领域的技术人员可以理解，当通过其他方式可以控制良率时，也可以采用干法 刻蚀或其他方法去除第二氧化层102位于核心区的间隙壁104A之间的部分和第二氧化层 102位于IO区的间隙壁104B之间的部分。
[0071] 步骤A7:在所半导体衬底100上形成位于所述核心器件的间隙壁104A之间的界 面层106,如图IG所示。
[0072] 其中，界面层106为氧化物层，形成界面层106的方法，可以为化学氧化法或其他 合适的方法。
[0073] 步骤A8:在所半导体衬底100上形成位于所述核心器件的间隙壁104A之间的所 述核心器件的金属栅极结构107A以及位于所述IO器件的间隙壁104B之间的所述IO器件 的金属栅极结构107B，如图IH所示。
[0074] 其中，金属栅极结构107A和金属栅极结构107B-般均包括高k介电层和金属栅 极。当然，金属栅极结构107A和金属栅极结构107B还可以包括其他结构，此处并不进行限 定。
[0075] 此外，在步骤A8之后，还可以包括在所述核心器件的金属栅极结构、源极和漏极 以及所述IO器件的金属栅极结构、源极和漏极之上形成金属硅化物的步骤。
[0076] 至此，完成了本发明实施例的一种半导体器件的制造方法的关键步骤的介绍。接 下来可以参照现有技术中的工艺流程来完成整个半导体器件的制造，关于后续步骤，此处 不再赘述。
[0077] 在本实施例中，采用化学气相沉积法形成的氧化物层（CVDOxide)、高温氧化物层 (HTO)或原子层沉积法形成的氧化物层（ALDOxide)作为核心器件的伪栅极氧化层102A(步 骤A2)，可以在一定程度上改善在伪栅极图形化的过程中容易出现的多晶硅脚印现象以及 半导体衬底损失的问题，而在去除核心器件的伪栅极氧化层102A时采用湿法刻蚀的方法 (步骤A6)，可以避免对层间介电层1