4和第二 STI区域14’的顶面之上。
[0050]本发明的实施例可以在包括η沟道FET (NFET)或ρ沟道FET (PFET)的FinFET中实施。模板材料16和沟槽材料20可选择的材料可以选自适合于NFET和PFET的材料，而阻挡材料18包括AlInAsSb。例如，在一些实施例中，对于NFET而言，模板材料16可以包括InAs，并且沟道材料20可以包括InAs或InGaAs。又例如，在一些实施例中，对于NFET或PFET，模板材料16可以包括InAs，并且沟道材料20可以包括GaSb或InGaSb。再例如，在一些实施例中，对于NFET而言，模板材料16可以包括InSb，并且沟道材料20可以包括InSb。模板材料16和沟道材料20也可以可选地使用其他材料的组合。
[0051]如图8中的截面图所示，本发明的实施例也可以在平面晶体管34中实施。可以在平面衬底10上方依次形成模板材料16、阻挡材料18和沟道材料20，并且在沟道材料20上方形成栅极电介质26和栅电极28。可选地，例如，可以通过使衬底10凹进并在凹进的衬底10上方形成模板材料16、阻挡材料18和沟道材料20而将模板材料16、阻挡材料18和沟道材料20形成在衬底10的上部区域36内。在一些实施例中，可以使用光刻来图案化栅电极28的材料和栅极电介质26，以及模板材料16、阻挡材料18和沟道材料20，并且在栅电极28和栅极电介质26上方并且也在模板材料16、阻挡材料18和沟道材料20的侧壁上方形成侧壁间隔件40。侧壁间隔件40可以通过以下步骤形成:沉积基本上共形的介电材料(诸如氧化硅、氮化硅、其他绝缘材料或它们的组合或它们的多层)，并且使用各向异性蚀刻工艺蚀刻介电材料，以选择性地从顶面处去除介电材料，同时至少将介电材料保留在栅电极28和栅极电介质26的侧壁上。使用注入工艺、外延生长工艺和/或沉积工艺在接近侧壁间隔件40的衬底10内处形成源极和漏极区域38。
[0052]图9示出了根据一些实施例中的制造FinFET器件24的方法的流程图160。在步骤162中，在衬底10中形成STI区域14 (也参见图1)。在步骤164中，在两个STI区域14之间使衬底10的一部分凹进(图2)。在步骤166中，在衬底10上方形成模板材料16 (图3)。在步骤168中，在模板材料16上方形成包括AlInAsSb的阻挡材料18(图4)。在步骤170中，在阻挡材料18上方形成沟道材料20。在步骤172中，使STI区域14凹进，其中，位于STI区域的保留部分的顶面上方的沟道材料的一部分形成半导体鳍22(图5)。在步骤174中，在半导体鳍22的侧壁和顶面上形成栅极电介质26(图6)。在步骤176中，在栅极电介质26上方形成栅电极28。
[0053]本发明的一些实施例包括形成半导体器件100的方法，并且也包括形成FinFET器件24的方法。其他实施例包括使用本文描述的方法制造的FinFET器件24和半导体器件100。
[0054]本发明的一些实施例的优势包括提供了形成晶体管的新方法，该晶体管包括新的阻挡材料18,其包括具有In的四元材料。可以在FinFET或平面晶体管中实施包括AlInAsSb的阻挡材料18。例如，在一些实施例中，阻挡材料用作用于随后形成的沟道材料的宽带隙阻挡件。
[0055]由于包括具有AlInAsSb的新的阻挡材料，因此晶体管和FinFET有利地具有改进的器件性能。阻挡材料是无应变的并且具有足够的CB偏移，阻挡材料即使在较高温度下也是热稳定的。在一些实施例中，在工艺过程中阻挡材料是无缺陷的，其具有良好的电绝缘性，并且具有鲁棒性。在一些实施例中，阻挡材料的电绝缘性能在热预算高达约300°C的条件下是具有稳健性的，因而可以在后续的高k工艺(例如，随后的高k材料的沉积工艺)中使用。
[0056]例如，阻挡材料具有低密度的点缺陷，其减小或消除了蚀刻缺陷。在AlInAsSb阻挡材料18中包括少量In在不显著降低CB偏移的情况下有利地减小或消除了点缺陷，并且也防止了阻挡材料的侧壁的广泛氧化。阻挡材料提供了与随后形成的沟道材料的晶格匹配,从而导致形成了更均匀的沟道材料。例如,从包括AlInAsSb的阻挡材料生长的沟道材料具有从器件至器件的更均匀的厚度。
[0057]例如，当在具有InAs沟道材料的NFET器件中实施时，本发明的一些实施例特别适用。又例如，当在其中材料层通过选择性区域生长(SEG)和高宽比捕获(ART)外延生长的III族至V族FinFET器件和III族至V族FinFET器件中实施时，一些实施例具有优势。此夕卜，本文描述的方法容易在半导体器件和FinFET器件制造工艺流程中实施。
[0058]在一些实施例中，一种形成半导体器件的方法包括:在衬底上方形成含有AlInAsSb的阻挡材料，并且在阻挡层上方形成晶体管的沟道材料。
[0059]在其他实施例中，一种形成FinFET器件的方法包括:在衬底中形成STI区域，使衬底位于两个STI区域之间的一部分凹进，以及在衬底上方形成模板材料。该方法包括:在模板材料上方形成含有AlInAsSb的阻挡材料，以及在阻挡层上方形成沟道材料。使STI区域凹进，其中，位于STI区域的保留部分的顶面上方的沟道材料的一部分形成半导体鳍。在半导体鳍的侧壁和顶面上形成栅极电介质，并且在栅极电介质上方形成栅电极。
[0060]在其他实施例中，一种FinFET器件包括:衬底，设置在衬底上方的模板材料，以及设置在模板材料上方的包括AlInAsSb的阻挡材料。沟道材料设置在阻挡材料上方。
[0061]上面论述了多个实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或修改用于与本文所介绍的实施例执行相同的目的和/或实现相同优点的其他工艺和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以对本发明作出多种变化、替换以及改变。
【主权项】
1.一种形成半导体器件的方法，所述方法包括: 在衬底上方形成包括AlInAsSb的阻挡材料；以及 在阻挡层上方形成晶体管的沟道材料。2.根据权利要求1所述的方法，其中，形成所述阻挡材料包括形成含有约0.5%至约15%的In的阻挡材料。3.根据权利要求1所述的方法，其中，形成所述阻挡材料包括形成厚度为约4nm至约80nm的阻挡材料。4.根据权利要求1所述的方法，其中，形成所述沟道材料包括形成厚度为约3nm至约40nm的沟道材料。5.根据权利要求1所述的方法，进一步包括在形成所述阻挡层之前，在所述衬底上方形成模板材料。6.根据权利要求5所述的方法，其中，形成所述模板材料包括形成厚度为约1nm至约10nm的模板材料。7.根据权利要求1所述的方法，其中，形成所述沟道材料包括外延生长所述沟道材料，并且所述阻挡材料包括用于外延生长所述沟道材料的晶种层。8.根据权利要求1所述的方法，其中，形成所述沟道材料包括形成平面晶体管的沟道或形成鳍式场效应晶体管(FinFET)的沟道。9.一种形成鳍式场效应晶体管(FinFET)器件的方法，所述方法包括: 在衬底中形成浅沟槽隔离(STI)区域； 使位于两个所述STI区域之间的所述衬底的一部分凹进； 在所述衬底上方形成模板材料； 在所述模板材料上方形成包括AlInAsSb的阻挡材料； 在所述阻挡层上方形成沟道材料； 使所述STI区域凹进，其中，设置在所述STI区域的保留部分的顶面上方的所述沟道材料的一部分形成半导体鳍； 在所述半导体鳍的侧壁和顶面上形成栅极电介质；以及 在所述栅极电介质上方形成栅电极。10.一种鳍式场效应晶体管(FinFET)器件，包括: 衬底； 模板材料，设置在所述衬底上方； 阻挡材料，包括AlInAsSb,设置在所述模板材料上方；以及 沟道材料，设置在所述阻挡材料上方。
【专利摘要】本发明公开了形成半导体器件和鳍式场效应晶体管(FinFET)的方法以及FinFET器件。在一些实施例中，形成半导体器件的方法包括在衬底上方形成含有AlInAsSb的阻挡材料，以及在阻挡层上方形成晶体管的沟道材料。
【IPC分类】H01L29/10, H01L21/336, H01L29/06, H01L29/78
【公开号】CN104916541
【申请号】CN201410310863
【发明人】马丁·克里斯多夫·霍兰德, 马提亚斯·帕斯拉克, 查理德·肯尼斯·奥克斯兰德
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年9月16日
【申请日】2014年6月30日
【公告号】US20150255545