基于陷阱控制的半导体存储器件及其制备方法与应用
【技术领域】
[0001]本发明属于半导体领域，尤其涉及一种基于陷阱控制的的半导体存储器件及其制备方法与应用。
【背景技术】
[0002]半导体硅材料在器件制作过程中，由于工艺原因而产生了缺陷或者陷阱，这些硅中的陷阱在半导体硅的禁带中引入了分立的能级。这一分立的能级具有干扰半导体存储器件的载流子输运特性，因此一般被视为能对器件性能带来退化的主要因素。
[0003]然而正是由于陷阱在禁带中具有分立能级，因此他们可以作为有效的产生和复合中心，来调节导带和价带中的两种载流子的浓度；而且，陷阱的这种特殊的产生复合效应具有很好的可控性。因此，如何利用陷阱的这一特性具有重要意义。
【发明内容】
[0004]本发明的首要目的在于提供一种基于陷阱控制的的半导体存储器件，用于实现利用陷阱的产生复合效应来存储信息，可实现读取信息的极低电流。
[0005]本发明的再一目的在于提供上述基于陷阱控制的的半导体存储器件的制备方法。
[0006]本发明的再一目的在于提供上述基于陷阱控制的的半导体存储器件的应用，尤其是在做为电子导电型器件方面的应用方法。
[0007]本发明是这样实现的，一种基于陷阱控制的的半导体存储器件，包括衬底区，所述衬底区底部设有衬底电极层，所述衬底区在远离所述衬底电极层方向的顶部设有凸台状的沟道区，所述沟道区两侧且位于衬底区顶部分别设有浮动电压区以及漏区；所述浮动电压区、沟道区上覆盖氧化绝缘栅层，且所述氧化绝缘栅层部分覆盖在漏区上；所述氧化绝缘栅层内且位于所述漏区与沟道区结合处的正上方设有浮栅区；
[0008]所述漏区上设有漏电极层，所述漏电极层与氧化绝缘栅层相邻；所述氧化绝缘栅层上设有栅电极层。
[0009]优选地，所述衬底区为P型衬底。
[0010]优选地，所述衬底区为N型衬底。
[0011]本发明进一步提供了上述基于陷阱控制的半导体存储器件的制备方法，包括以下步骤:
[0012](I)选取高掺杂的N型或P型材料，通过离子注入法或扩散法形成与衬底区掺杂相反的浮动电压区和漏区；
[0013](2)在浮动电压区和沟道区上生长氧化绝缘栅层，并在氧化绝缘栅层内且位于漏区与沟道区结合处的正上方嵌入浮栅层；
[0014](3)通过金属淀积工艺，分别形成栅电极层、漏电极层和衬底电极层。
[0015]当半导体存储器件为电子导电型时，即半导体存储器件中衬底区为P型衬底时，本发明进一步提供了该电子导电型半导体存储器件的应用方法，包括以下步骤:
[0016](I)当浮栅区中为无注入电子时，当漏端电压Vd大于OV时，栅电压Ve进行扫描，漏端电流Id曲线为一较大较宽的山峰状，即为“ I ”状态；
[0017](2)浮栅区中注入电子状态时，即写入状态；使用电子注入应力(Ve= Vd)注入进浮栅中电子后，栅电压进行扫描，漏端电流Id山峰状曲线消失，即为“O”状态；
[0018](3)清除浮栅区中注入的电子时，即擦除状态；使用空穴隧穿注入状态[(Vg-VdXOV]注入进浮栅中原先注入的电子中和掉，漏端电流Id曲线重现变回为一较大较宽的山峰状，即为“I”状态；
[0019](4)重复的执行步骤(2)和步骤(3)，直至对存储器执行信息的写入和擦除工作。
[0020]当半导体存储器件为空穴导电型时，即半导体存储器件中衬底区为N型衬底时，本发明进一步提供了该空穴导电型半导体存储器件的应用方法，包括以下步骤:
[0021](I)当浮栅区中为无注入电子时，当漏端电压Vd大于OV时，栅电压Ve进行扫描，漏端电流Id曲线为一较大较宽的山峰状，即为“ I ”状态；
[0022](2)浮栅区中注入空穴电荷状态时，即写入状态；使用电子注入应力(Vc= Vd)注入进浮栅中电子后，栅电压进行扫描，漏端电流Id山峰状曲线消失，即为“O”状态；
[0023](3)浮栅区中注入电子电荷时，即擦除状态；使用空穴隧穿注入状态[(Ve-V11)〈0V]注入进浮栅中原先注入的电子中和掉，漏端电流Id曲线重现变回为一较大较宽的山峰状，即为“I”状态；
[0024](4)重复的执行步骤(2)和步骤(3)，直至对存储器执行信息的写入和擦除工作。
[0025]本发明克服现有技术的不足，提供一种基于陷阱控制的的半导体存储器件，包括衬底区，所述衬底区底部设有衬底电极层，所述衬底区在远离所述衬底电极层方向的顶部设有凸台状的沟道区，所述沟道区两侧且位于衬底区顶部分别设有浮动电压区以及漏区；所述浮动电压区、沟道区上覆盖氧化绝缘栅层，且所述氧化绝缘栅层部分覆盖在漏区上；所述氧化绝缘栅层内且位于所述漏区与沟道区结合处的正上方设有浮栅区；所述漏区上设有漏电极层，所述漏电极层与氧化绝缘栅层相邻；所述氧化绝缘栅层上设有栅电极层。
[0026]在本发明中，该半导体存储器件具有两种导电类型结构:P型衬底时漏端输出电流为电子电流，称为电子导电型；N型衬底时漏端输出电流为空穴导电电流，这种类型称为空穴导电型。
[0027]本发明的具体原理在于:器件沟道中界面陷阱可作为一个产生中心，向浮动电压区的价带中释放产生的空穴注入进浮动电压区，从而形成漏极电流ID。浮动电压区的电压由于注入进了空穴，从而浮动电压区电压U (S)从OV开始变大，直至等于漏区电压U(D)。这时漏端电流与栅电压Ve形成的曲线包含的面积S即与注入进的浮动电压区内空穴电荷成正比，更进一步S即与U(D)成正比。浮栅为一导电层，其用来储存电子或空穴电荷。当浮栅区内无电子电荷(电子导电型)或者空穴电荷(空穴导电型)，U(D)并未受到较大，因此S较大，即Id曲线较宽和较高，即为“I”状态。当浮栅区内有电子电荷(电子导电型)或者空穴电荷(空穴导电型)，这些电子电荷(电子导电型)或者空穴电荷(空穴导电型)会极大的影响相应的U(D)变小，因此Id电流极小甚至消失，这即为“O”状态。这样即实现了“ O ”和“ I ”两种存储状态的转换。
[0028]相比于现有技术的缺点和不足，本发明具有以下有益效果:本发明通过基于陷阱的产生效应，能够非常有效进行信息的写入和擦除。相比与传统的电容器件，该存储器的读出电流极小，可低至皮安级别，本发明可为具有极低功耗要求的特殊芯片提供的基本的半导体存储单元器件。而且本发明中的器件结构，与传统的CMOS工艺有很好的兼容性。
【附图说明】
[0029]图1是本发明电子导电型半导体存储器件的结构示意图；
[0030]图2是本发明空穴导电型半导体存储器件的结构示意图；
[0031]图3是本发明实施例中仿真的电子导电型半导体存储器件浮栅中无电子电荷的漏端电流Id曲线；
[0032]图4是本发明实施例中仿真的电子导电型半导体存储器件浮栅中有电子电荷的漏端电流Id曲线。
【具体实施方式】
[0033]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0034]实施例1
[0035]结合图1，本发明电子导电型半导体存储器件的制备包括如下步骤:
[0036](I)使用离子注入机将电场中经过加速的，要掺杂的磷等五族元素原子的离子从衬底表面注入进P型衬底11，根据结深的不同注入时离子能量的范围可从IKeV到IMeV进行设置；或者使用高温扩散炉在高温条件下(1000摄氏度)将磷等五族元素原子从衬底表面扩散进P型衬底11，这一过程根据结深的不同要求扩散时间可从20s到30分钟调节，从而在选择的区域形成与P型衬底11区掺杂