沟槽晶体管器件的制作方法
【技术领域】
[0001]本公开大体上涉及一种晶体管器件，并且更加具体地涉及一种包括半导体台式区域的晶体管器件，该半导体台式区域包括源极区域和本体区域。
【背景技术】
[0002]诸如IGBT (绝缘栅极双极晶体管)或者MOSFET (金属氧化物半导体场效应晶体管)等晶体管器件广泛地用于切换不同类型的电负载。例如，晶体管器件可以用于功率转换应用、电驱动应用、或者照明应用，仅举几例。
[0003]IGBT是包括具有互补掺杂类型(导电类型)的集电极区域(通常称为漏极区域)和发射极区域(通常称为源极区域)的电压控制型MOS晶体管器件。IGBT进一步包括:栅极电极，其通过栅极电介质与本体区域介电绝缘，与本体区域相邻，并且与本体区域相邻地从发射极区域延伸至基极区域(漂移区域)。基极区域布置在本体区域与集电极区域之间。在IGBT的导通状态下，栅极电极在发射极区域与漂移区域之间的本体区域中生成导电沟道，从而使得发射极区域可以将第一导电类型的电荷载流子注入到漂移区域中。同时，集电极区域将第二导电类型的电荷载流子注入到漂移区域中，其中第一和第二导电类型的电荷载流子在漂移区域中形成电荷载流子等离子体。该电荷载流子等离子体引起IGBT的较低导电损耗。
[0004]IGBT的相关操作参数是饱和电压(通常称为VCEsat)和饱和电流(通常称为ICEsat)。饱和电压是在IGBT的正常操作模式下在典型电流(额定电流)下在IGBT的发射极与集电极区域之间的电压。饱和电压表征了在IGBT的正常操作模式下发生的功率损耗。饱和电流是在比饱和电压高得多的电压下发生的电流。饱和电流表征了在超载情形下的IGBT的行为，诸如，例如在负载中的短路。在超载情形下的高电流可能损坏相关的电路系统。
[0005]需要设计一种具有低饱和电压和低饱和电流的IGBT，从而在正常操作模式下具有低的损耗并且在相关的电路系统中具有低的损坏风险。然而，减小饱和电压的常规设计措施增加了饱和电流。因此，需要在很大程度上独立于饱和电流的情况下调节IGBT的饱和电压。
【发明内容】
[0006]一个实施例涉及一种晶体管器件。该晶体管器件包括:在半导体本体中在第一沟槽与第二沟槽之间的半导体台式区域；在半导体台式区域中的第一导电类型的本体区域和第二导电类型的源极区域；在半导体本体中的第二导电类型的漂移区域；以及栅极电极，其在第一沟槽中、与本体区域相邻，并且通过栅极电介质与本体区域介电绝缘。本体区域将源极区域与漂移区域分开，并且延伸至半导体台式区域的与源极区域相邻的表面。本体区域包括邻接半导体台式区域的表面和第一沟槽的表面区域。表面区域具有比本体区域的将源极区域与漂移区域分开的部分更高的掺杂浓度。
[0007]本领域技术人员通过阅读以下详细说明和对应附图，会认识到附加的特征和优点。
【附图说明】
[0008]下面参考附图对示例进行阐释。附图用于图示特定原理，从而使得仅仅对理解这些原理所需的各个方面进行了图示。附图未按比例绘制。在附图中，相同的附图标记表示类似的特征。
[0009]图1A至图1C示出了根据一个实施例的晶体管器件的部分的垂直截面图(图1A和图1B)和俯视图(图1C);
[0010]图2示出了在图1A至图1C和图2中示出的晶体管器件的垂直截面图以便图示晶体管器件的一种操作方式；
[0011]图3示出了根据一个实施例的晶体管器件对于常规晶体管器件的特性曲线；
[0012]图4图示了包括布置在沟槽中的接触电极的IGBT的垂直截面图；
[0013]图5示出了在图4中示出的晶体管器件的一个实施例的俯视图；
[0014]图6示出了在图4中示出的晶体管器件的另一实施例的俯视图；
[0015]图7图示了根据一个实施例的晶体管器件的透视截面图；
[0016]图8图示了根据一个实施例的晶体管器件的透视截面图；
[0017]图9示出了根据另一实施例的晶体管器件的垂直截面图；以及
[0018]图10示出了根据又一实施例的晶体管器件的垂直截面图。
【具体实施方式】
[0019]在以下详细说明中，对对应附图进行参考。附图构成本说明书的一部分，并且以图示的方式示出了可以实践本发明的具体实施例。要理解，在本文中描述的各种实施例的特征可以彼此组合，除非特别注明不可以组合。
[0020]图1A至图1C示出了根据一个实施例的晶体管器件的一个部分的不同视图。图1A示出了晶体管器件的该部分在剖面A-A中的垂直截面图，图1B示出了在与剖面A-A不同的剖面B-B中的垂直截面图，以及图1C示出了俯视图。参考图1A至图1C，晶体管器件包括半导体本体100。半导体本体100可以包括常规半导体材料，诸如，例如硅(Si)、碳化硅(SiC)、砷化镓(GaAs)、氮化镓(GaN)等。
[0021]半导体本体100包括在第一沟槽3与第二沟槽4之间的半导体台式区域。第一沟槽3和第二沟槽4中的每一个从表面延伸到半导体本体100中。半导体台式区域包括第一导电类型(掺杂类型)的本体区域20以及与第一导电类型互补的第二导电类型(掺杂类型)的源极区域12。具有栅极电极31和栅极电介质32的栅极结构30布置在第一沟槽3中。栅极电极31与本体区域20相邻，并且通过栅极电介质32与本体区域20介电绝缘。栅极电极31可以包括常规栅极电极材料，诸如，例如金属或者高掺杂多晶硅半导体材料。栅极电介质可以包括常规栅极电介质材料，诸如，例如氧化物。栅极电极31用于控制在源极区域12与漂移区域11之间的本体区域20中的导电沟道。在本文中将在下文中对这点进行更详细的阐释。漂移区域11与本体区域20邻接并且具有第二导电类型，该第二导电类型是源极区域12的导电类型。
[0022]参考图1A，本体区域20将源极区域12与漂移区域11分开。gp，在半导体本体100的垂直方向上，本体区域部分21定位在源极区域12与漂移区域11之间。半导体本体100的“垂直方向”是垂直于半导体台式区域的表面101的方向。在图1A中，附图标记21表示本体区域20的将源极区域12与漂移区域11分开的部分。该部分21在下文中将称为第一部分21。
[0023]与源极区域12相邻地，本体区域20延伸至半导体台式区域的表面101。在本体区域20与表面101邻接的那些区域中，本体区域20包括表面区域23，该表面区域23具有比将源极区域12与本体区域11分开的第一本体区域部分21更高的掺杂浓度。从第一沟槽3和第二沟槽4，表面区域23至少邻接具有栅极电极31和栅极电介质32的第一沟槽3。即，表面区域23至少与在第一沟槽3中的栅极电介质32邻接。根据一个实施例，表面区域23，在半导体台式区域的横向方向上，从第一沟槽3延伸至第二沟槽4。这在图1B和图1C中进行了图示。
[0024]作为半导体台式区域在横向方向(垂直于纵向方向)上的尺寸的、半导体台式区域的宽度，例如在100纳米与2000纳米(2微米)之间。
[0025]参考图1A，源极区域12和本体区域20电连接至发射极节点(发射极端子)E，并且栅极电极31电连接至栅极节点(栅极端子)G。在图1A中仅仅示意性地示出了本体区域20和源极区域12至发射极节点E的电连接。下面参考图3至图5对用于将本体区域20和源极