用于创建具有降低表面电场效果的具有在体衬底上的横向集电极的高电压互补bjt的方法
【技术领域】
[0001]本发明涉及双极晶体管制造领域，并且特别涉及使用体硅技术在公共衬底上具有变化特性的互补晶体管的制造。
【背景技术】
[0002]集成电路已经利用双极结晶体管多年，利用其高增益特性的优势以满足高性能和高电流驱动的需要。特别地，如本领域所知的，双极晶体管尤其非常适合高频率应用，诸如，现在被用于无线通信中。
[0003]绝缘体上的硅(SOI)技术因在高频率电子器件中发挥重要优势而被本领域所熟知。作为SOI技术中的基础，有源器件诸如晶体管被形成在于绝缘层上形成的单晶硅层中，诸如通常被称作隐埋氧化物(BOX)的二氧化硅层。隐埋氧化物层将有源器件与下面的衬底隔离，这有效地消除了到衬底的寄生非线性结电容并且降低了集电极-衬底电容。在某种程度上，体晶体管的高频性能受限于衬底电容，SOI技术提供了显著的改善。
[0004]针对NPN和PNP两者已经实现了记录fT峰值产品。这是可能的，其应归功于从衬底穿过低掺杂集电极区域上的隐埋氧化物的降低表面电场(resurf)效果。
[0005]然而，SOI衬底的高成本阻止了使用这种技术来进行大量的产品开发。此外，分离电压源必须在PNP中实现降低表面电场效果(用于接地衬底)。已经观察到的是，显著的自加热出现在电流超过&峰值和大V CE处。
[0006]传统的SOI双极晶体管被设计成高性能器件。然而，从击穿电压和性能两者的角度来看，高性能晶体管在某种程度上受限于其结构。作为本领域中的基础，集电极发射极击穿电压(BVCEO)取决于集电极区域的厚度和集电极区域的掺杂浓度。集电极区域的轻掺杂和厚集电极区域会使该击穿电压增加。
[0007]在实际电路中，发射极和基极互补SiGe双极结型晶体管(BJT)围绕最高电势Vcc (相对于接地衬底)被偏置，而集电极在Vcc和O之间切换。高B-C偏置对应于集电极处的零电势。
[0008]所需要的是增加PNP BV而不降低集电极掺杂浓度或增加PNP的集电极区域厚度，同时在相同体处理的电路/衬底上包括高电压的NPN的方法。
【发明内容】
[0009]为了提供对本发明的一个或多个方面的基本理解，在下面呈现了简要概述。此概述并非本发明的详尽概述，并且既不旨在确定本发明的关键或重要元素，也不旨在描述其范围。更确切地说，概述的主要目的是作为引子以简化形式呈现本发明的某些概念，以便稍后呈现更详细的描述。
[0010]根据本申请的实施例，一种集成电路结构，其包括:互补的PNP和NPN结构；其中PNP和NPN结构包括P型体半导体衬底；PNP和NPN有源器件区域；隐埋N+和P+降低表面电场区域；其中，P型区域和有源器件PNP和NPN区两者使用单晶硅来实现；以及围绕每个晶体管的深槽隔离区域，其中该深槽隔离区域将互补的PNP和NPN结构彼此隔离。
[0011]根据本申请的另一实施例，一种形成互补的PNP和NPN结构的方法，该形成互补的PNP和NPN结构的方法包括:提供P型体半导体衬底；创建PNP和NPN有源器件区域；分别在PNP和NPN器件区中注入隐埋N+和P+降低表面电场区域；使用单晶硅实现体半导体衬底和PNP和NPN器件区两者；以及使用深槽隔离区域围绕每个晶体管，以将互补的PNP和NPN结构彼此隔离。
【附图说明】
[0012]图1A示出本发明的实施例的横截面图。
[0013]图1B示出图1A中PNP晶体管的细节的放大部分。
[0014]图1C示出图1A中NPN晶体管的细节的放大部分。
[0015]图2示出BV-对针对以μπι为单位的各种基极-集电极间距SBC的PNP的集电极掺杂浓度的依赖关系。
[0016]图3示出BV-对针对以μπι为单位的各种基极-集电极间距SBC的NPN的集电极掺杂浓度的依赖关系。
[0017]图4示出针对NPN和PNP两者的，BVcek对以μ m为单位的各种基极-集电极间距SBC的依赖关系。
[0018]在附图中，相同的参考数字有时用来指定相同的结构元件。还应当理解的是，附图中的描绘是示意的，而不是按比例的。
【具体实施方式】
[0019]参照附图对本发明进行描述。该附图没有按比例绘制，并且它们仅被提供用于图示本发明。参照用于说明的示例应用，下面对本发明的几个方面进行描述。应当理解的是，多个具体细节、关系以及方法被阐述，从而提供对本发明的理解。然而，相关领域的技术人员将容易认识到，本发明可以无需一个或多个特定细节或者使用其它方法来实施。在其他实例中，公知的结构或操作没有详细示出，以避免使本发明不清楚。本发明不受到活动或事件的示出的顺序的限制，因为某些活动可以按不同的顺序和/或与其它活动或事件同时发生。此外，并不是所有示出的活动或事件对实现根据本发明的方法来说都是必需的。
[0020]本发明的实施例被示出在图1A-1C中，互补的PNP 100和NPN200结构使用体硅技术包括在共同的衬底上，该结构分别具有P型区101、有源器件区域104和204。有源器件区域104和204的初始掺杂水平可以是η型，lel4。在本示例中，p型区域101和有源器件区域104和204两者都使用单晶硅来实现。为了创建图3B的具有较高的PNP BV的结构，通过在集电极104外延生长之前，将约3el6至3el81/cm3的施主杂质注入到p型区域101，从而使隐埋的η型降低表面电场区域106被包括在PNP晶体管100的有源器件区域104的下方。在后面的工艺流程中，该η型区域106通过深η型阱110从顶部被连接，并且被偏置于Vcc。在这种情况下，这会消耗PNP集电极区域的横向部分，并且因此将增加PNP集电极区域得BV。为了创建图3C中具有较高NPN BV的结构，通过在集电极204外延生长之前将约3el6至3el8 l/cm3的受主杂质注入到P型区域101，隐埋的p型降低表面电场区域206被包括在NPN晶体管100的有源器件区域204的下方。在后面的工艺流程中，该P型区域206通过深P型阱210从顶部被连接，并且被偏置于GND。在这种情况下，这将既消耗NPN集电极区域的横向部分，并且又因此将增加NPN集电极区域得BV。
[0021]以下对提供具有较高BV的PNP晶体管100的结构(图1B)进行描述。
[0022]首先，如图1A-1B中所示的本发明所描述的，标准的P型体晶片被提供。
[0023]接着，第一掩膜和注入步骤被完成，以注入高3el6至3el81/cm3剂量的η型种类。高掺杂的η层106垂直地在PNP的下方。
[0024]接着，集电极104印i以< 3el41/cm3的非常低的掺杂和?3到4um的厚度增长。
[0025]完成第三掩膜和蚀刻步骤从而提供硬掩膜，硬掩膜用于限定和沉积有源器件区域104中的绝缘层STI 105。
[0026]深槽109被形成，以包围PNP晶体管100和深η型阱110。沟槽从管芯的顶部延伸至高掺杂的η层106以下，并且深η型阱从管芯的顶部延伸到并且穿过有源器件区域104，并且延伸到高掺杂η层106，其中该深η型阱110接触注入的高掺杂η层，并且延伸到管芯的顶部，从而提供了到注入的η层106的顶部触点。
[0027]使用有源器件区域104的顶部上的具有相反导电性类型的杂质来沉积、限定以及掺杂基极外延半导体层113，其中基极触点111親合到该基极外延半导体层113。在由浅槽隔离STI 105暴露的基极区和P阱107之间的间隔在确定如图4所示的PNP晶体管的BVcek和fT峰值是十分关键的。
[0028]最后，发射极区域108覆盖基极外延半导体层113的一部分，其中发射极区域108被高掺杂以与有源器件区域104相同的导电性类型。
[0029]以下对提供具有较高BV的NPN晶体管200的结构(图1C)进行描述。
[0030]首先，如图1A和图1C中所示的本发明所描述的，标准的P型体晶片被提供。
[0031]接着，完成第一掩膜和注入步骤，从而注入高3el6至3el81/cm3剂量的p型种类。高掺杂的P层206垂直地在NPN的下方。
[0032]接着，集电极204印i以< 3el41/cm3的非常低的掺杂和?3到4um的厚度增长。
[0033]完成第三种掩膜和蚀刻步骤从而提供硬掩膜，硬掩膜用于限定和沉积有源器件区域204中的绝缘体层STI 105。
[0034]深槽109被形成，以包围NPN晶体管200和深p型阱210。沟槽从管芯的顶部延伸至高掺杂的P层206的下方，并且深P型阱从管芯的顶部延伸到并且穿过有源器件区域204，并且延伸到高掺杂P层206，其中该深P型阱210接触注入的高掺杂P层，并且延伸到管芯的顶部，从而提供了到注入的P层206的顶部触点。
[0035]使用有源器件区域204的顶部上的具有相反导电性类型的杂质来沉积、限定以及掺杂基极外延半导体层213，其中基极触点111耦合到该基极外延半导体层213。在由浅槽隔离STI 105暴露的基极区域和η阱207之间的间隔在确定如图4所示的NPN晶体管的BV-和值中是十分关键的。
[0036]最后，发射极区域208覆盖基极外延半导体层113的一部分，其中发射极区域208被高掺杂以与有源器件区域204相同的导电性类型。
[0037]用于NPN和PNP的基极外延半导体可以是硅锗或硅。基极外延半导体也可以在两个操作中被沉积，一个操作是用于NPN的以及一个操作是用于PNP的。
[0038]图2示出BV-对针对以μπι为单位的各种基极-集电极间距SBC的PNP的集电极掺杂浓度的依赖关系。与曲线对齐的数字表示以μπι为单位的基极-集电极间距。
[0039]图3示出BV-对针对以μπι为单位的各种基极-集电极间距SBC的NPN的集电极掺杂浓度的依赖关系。与曲线成对齐的数字表示以μπι为单位的基极-集电极间距。
[0040]图4示出针对NPN和PNP两者的BVcek对以μπι为单位的各种基极-集电极间距SBC的依赖关系。PNP的集电极掺杂是3el5并且NPN的集电极掺杂是2el5。
[0041]本发明相对于现存的SOI体系结构提供了三个优点:
[0042](I)工艺流程开始于廉价的标准体晶片。<