沟槽41的内部保留的多晶硅膜72为第一栅电极9a。在第三沟槽42的内部残留的多晶硅膜72为屏蔽电极％。
[0151]接下来，与实施方式I相同，如图21所示那样，以将第一沟槽4的内部的多晶硅膜72的内侧填埋的方式形成绝缘膜20，如图22所示那样，蚀刻绝缘膜20以及绝缘膜71。由此，绝缘膜20保留在第一沟槽4的内部的多晶硅膜72的内侧，在绝缘膜71保留在第一沟槽4、第二沟槽41、第三沟槽42的内壁。在该第一沟槽4的内壁保留的绝缘膜71是第一绝缘膜8a、第二绝缘膜Sb。并且，在第二沟槽41的内壁保留的绝缘膜71是第一绝缘膜8a。在第三沟槽42的内壁保留的绝缘膜71是第二绝缘膜Sb。
[0152]接下来，如图23所示那样，在硅基板的正面，形成在形成有MOS栅结构的部分(即，在第一沟槽4的外侧被相邻的第一沟槽4夹住的部分)的与ρ基区5的形成区域相对应的部分开口的抗蚀掩模74。接下来，如图24所示那样，将抗蚀掩模74作为掩模来进行硼等P型杂质的离子注入，从而在第一沟槽4的外侧被相邻的第一沟槽4夹住的部分的η漂移层2的表面层，以比第一沟槽4的深度浅的深度形成ρ基区5。由此，形成由多个第一沟槽4分割而成的ρ基区5以及浮置ρ区6。然后，去除抗蚀掩模74。
[0153]接下来，在硅基板的正面，形成与P+接触区17的形成区域对应的部分开口的抗蚀掩模75。接下来，将抗蚀掩模75作为掩模，进行例如硼等ρ型杂质的离子注入。由此，如图25所示，在第一沟槽4的外侧，被相邻的第一沟槽4夹住的部分的ρ基区5的表面层形成有P+接触区17。然后，去除抗蚀掩模75。接下来，在硅基板的正面形成与η +发射区7的形成区域对应的部分开口的抗蚀掩模76。接下来，将抗蚀掩模76作为掩模，进行例如磷等η型杂质的离子注入。由此，如图26所示，在ρ基区5的表面层，形成有与P+接触区17接触的η+发射区7。然后，去除抗蚀掩模76。也可以交换形成η +发射区7和ρ+接触区17的顺序。
[0154]接下来，在硅基板的正面的整面形成层间绝缘膜40。接下来，通过光刻以及蚀刻，去除与第一接触孔40a、第二接触孔40b、第三接触孔1c的形成区域对应的部分的层间绝缘膜40。由此，在第一接触孔40a，选择性地露出在第二沟槽41的内部形成的成为第一栅电极9a的多晶硅膜72。在第二接触孔40b，选择性地露出在第三沟槽42的内部形成的成为屏蔽电极9b的多晶硅膜72。并且，在第三接触孔1c选择性地露出n+发射区7和ρ +接触区17。接下来，在第一接触孔40a、第二接触孔40b、第三接触孔1c的内部形成例如由钛膜以及氮化钛膜构成的势皇金属膜。
[0155]接下来，以填入到第一接触孔40a、第二接触孔40b、第三接触孔1c的内部的方式形成钨膜。然后，蚀刻钨膜，以去除层间绝缘膜40的表面上的钨膜。接下来，在层间绝缘膜40上，形成成为发射电极11以及栅极通路13的例如铝硅电极。由此，成为第一栅电极9a的多晶硅膜72借由势皇金属膜以及钨膜与栅极通路13导通连接。成为屏蔽电极9b的多晶硅膜72借由势皇金属膜以及钨膜与发射电极11导通连接。接下来，在硅基板的表面形成钝化膜，选择性地使该钝化膜开口，使栅极衬垫81以及发射电极11的一部分露出。露出的发射电极11成为发射极衬垫。之后，通过在硅基板的背面形成集电极12，从而完成图11?图14所示的半导体装置。
[0156]如以上说明，根据实施方式5，能够获得与实施方式I?4相同的效果。
[0157]在以上的本发明中，以IGBT为例进行了说明，但本发明并不限于上述实施方式，而能够应用于具备MOS栅结构的各种构成的半导体装置。并且，在各实施方式中设第一导电型为η型，设第二导电型为ρ型，但本发明在设第一导电型为ρ型，设第二导电型为η型时也同样成立。
[0158]产业上的可利用性
[0159]如上，本发明的半导体装置以及半导体装置的制造方法对用于电力转换装置等功率半导体装置是有用的。
【主权项】
1.一种半导体装置，为具有沟槽结构的半导体装置，其特征在于，具备: 第一沟槽，形成于第一导电型的半导体层的表面层； 第二导电型的基区，沿所述第一沟槽的一侧的侧壁以比所述第一沟槽浅的深度在所述半导体层的表面层选择性地形成； 发射区，在所述基区的表面层与所述第一沟槽的侧壁接触而形成； 第二导电型的浮置电位区，沿所述第一沟槽的另一侧的侧壁在所述半导体层的表面层选择性地形成； 第一绝缘膜，沿所述第一沟槽的一侧的侧壁而设置； 第二绝缘膜，沿所述第一沟槽的另一侧的侧壁而设置； 第一栅电极，在所述第一绝缘膜的内侧，沿所述第一沟槽的一侧的侧壁而设置； 屏蔽电极，在所述第二绝缘膜的内侧，沿所述第一沟槽的另一侧的侧壁而设置； 第三绝缘膜，在所述第一沟槽的内部，填入到所述第一栅电极和所述屏蔽电极之间； 层间绝缘膜，覆盖所述第一栅电极、所述屏蔽电极以及所述发射区； 第二栅电极，设置在所述层间绝缘膜上； 发射电极，在所述层间绝缘膜上与所述第二栅电极分离而设置； 电位固定电极，在所述层间绝缘膜上与所述第二栅电极分离而设置；第一接触孔，选择性地设置于被所述第二栅电极和所述第一栅电极夹住的部分的所述层间绝缘膜，并填入有用于导通连接所述第二栅电极和所述第一栅电极的第一接触插塞；第二接触孔，选择性地设置于被所述电位固定电极和所述屏蔽电极夹住的部分的所述层间绝缘膜，并填入有用于导通连接所述电位固定电极和所述屏蔽电极的第二接触插塞；和 第三接触孔，选择性地设置于被所述发射电极和所述发射区夹住的部分的所述层间绝缘膜，并填入有用于导通连接所述发射电极和所述发射区的第三接触插塞。2.根据权利要求1所述的半导体装置，其特征在于，所述电位固定电极与所述发射电极成为一体。3.根据权利要求1所述的半导体装置，其特征在于，还具备: 第二沟槽，与所述第一沟槽的一侧的侧壁连接；和 第三沟槽，与所述第一沟槽的另一侧的侧壁连接， 在所述第二沟槽的内部，沿所述第二沟槽的内壁设置有所述第一绝缘膜， 在所述第三沟槽的内部，沿所述第三沟槽的内壁设置有所述第二绝缘膜， 在所述第二沟槽的内部的所述第一绝缘膜的内侧，设置有所述第一栅电极， 在所述第三沟槽的内部的所述第二绝缘膜的内侧，设置有所述屏蔽电极， 所述第二栅电极借由所述第一接触插塞与设置于所述第二沟槽内部的所述第一栅电极导通连接， 所述电位固定电极借由所述第二接触插塞与设置于所述第三沟槽内部的所述屏蔽电极导通连接。4.根据权利要求3所述的半导体装置，其特征在于，所述第二沟槽的宽度比所述第一沟槽的宽度窄。5.根据权利要求3所述的半导体装置，其特征在于，所述第三沟槽的宽度比所述第一沟槽的宽度窄。6.根据权利要求3所述的半导体装置，其特征在于，所述第二沟槽的两端以及所述第三沟槽的两端与所述第一沟槽连接。7.根据权利要求3所述的半导体装置，其特征在于，所述第二沟槽与所述发射区分离而设置。8.根据权利要求3至7中任一项所述的半导体装置，其特征在于，所述第三沟槽设置于所述浮置电位区。9.一种半导体装置的制造方法，为具有仅在第一沟槽的一侧的侧壁设置有发射区的沟槽结构的半导体装置的制造方法，其特征在于，包括: 第一工序，在第一导电型的半导体层的表面层形成所述第一沟槽； 第二工序，在所述第一沟槽的内部沿着所述第一沟槽的内壁形成第一绝缘膜； 第三工序，在所述第一绝缘膜的内侧沿所述第一沟槽的内壁形成导电体层； 第四工序，选择性地去除所述半导体层表面上的所述导电体层以及所述第一沟槽的底面上的所述导电体层，并将所述导电体层分离为屏蔽电极以及第一栅电极； 第五工序，将第二绝缘膜填入到所述第一沟槽的内部的所述屏蔽电极和所述第一栅电极之间； 第六工序，在所述半导体层的表面层，以与所述第一沟槽的所述第一栅电极侧的侧壁接触的方式选择性地形成比所述第一沟槽的深度浅的第二导电型的基区； 第七工序，在所述半导体层的表面层以与所述第一沟槽的所述屏蔽电极侧的侧壁接触的方式选择性地形成第二导电型的浮置电位区； 第八工序，在所述基区的表面层形成与所述第一沟槽接触的第二导电型的发射区； 第九工序，形成覆盖所述屏蔽电极、所述第一栅电极以及所述发射区的层间绝缘膜； 第十工序，选择性地去除所述层间绝缘膜，而形成选择性地露出所述第一沟槽的一侧的侧壁侧的所述第一栅电极的第一接触孔，选择性地露出所述第一沟槽的另一侧的侧壁侧的所述屏蔽电极的第二接触孔和选择性地露出所述发射区的第三接触孔； 第十一工序，以填入到所述第一接触孔、所述第二接触孔以及所述第三接触孔的方式形成接触插塞； 第十二工序，在所述层间绝缘膜上，以覆盖所述第一接触孔的方式形成第二栅电极，以覆盖所述第二接触孔的方式形成电位固定电极，以覆盖所述第三接触孔的方式形成发射电极。10.根据权利要求9所述的半导体装置的制造方法，其特征在于， 在所述第一工序中，进一步形成与所述第一沟槽的一侧的侧壁连接的第二沟槽，和与所述第一沟槽的另一侧的侧壁连接的第三沟槽； 在所述第二工序中，沿着所述第二沟槽以及所述第三沟槽的内壁形成所述第一绝缘膜； 在所述第三工序中，将所述导电体层填入到所述第二沟槽以及所述第三沟槽的所述第一绝缘膜的内侧； 在所述第十工序中，形成选择性地将填入到所述第二沟槽的所述第一栅电极露出的所述第一接触孔和选择性地将填入到所述第三沟槽的所述屏蔽电极露出的第二接触孔。11.根据权利要求9所述的半导体装置的制造方法，其特征在于， 在所述第一工序中，进一步形成与所述第一沟槽的一侧的侧壁连接的第二沟槽，和与所述第一沟槽的另一侧的侧壁连接的第三沟槽； 在所述第二工序中，沿所述第二沟槽以及所述第三沟槽的内壁形成所述第一绝缘膜；在所述第三工序中，在所述第二沟槽以及所述第三沟槽的所述第一绝缘膜的内侧，沿所述第一沟槽的内壁形成所述导电体层； 在所述第四工序中，选择性地去除在所述第二沟槽的底面上以及在所述第三沟槽的底面上的所述导电体层； 在所述第五工序中，将所述第二绝缘膜填入到所述第二沟槽的内部的所述第一栅电极间，将所述第二绝缘膜填入到所述第三沟槽的内部的所述屏蔽电极间； 在所述第十工序中，形成选择性地将填入到所述第二沟槽的所述第一栅电极露出的所述第一接触孔和选择性地将填入到所述第三沟槽的所述屏蔽电极露出的所述第二接触孔。12.根据权利要求10所述的半导体装置的制造方法，其特征在于，所述第二沟槽的宽度比所述第一沟槽的宽度窄。13.根据权利要求10?12任一项所述的半导体装置的制造方法，其特征在于，所述第三沟槽的宽度比所述第一沟槽的宽度窄。
【专利摘要】设置于n-漂移层的一侧的表面层的p层通过多个沟槽(4)而被分割为p基区(5)以及浮置p区(6)。在沟槽(4)的p基区(5)侧的侧壁上隔着第一绝缘膜(8a)设置有第一栅电极(9a)，在浮置p区(6)侧的侧壁上隔着第二绝缘膜(8b)设置有屏蔽电极(9b)。在借由填入到第一接触孔(10a)的接触插塞而与栅极通路(13)导通连接的第一栅电极(9a)、和借由填入到第二接触孔(10b)的接触插塞而与发射电极(11)导通连接的屏蔽电极(9b)之间，设置有从基板正面到达沟槽(4)的底面的绝缘膜(20)。通过这样设置，能够缩减制造工序，并能够提供损耗低且可靠性高的半导体装置。
【IPC分类】H01L29/739, H01L29/78, H01L21/336
【公开号】CN105027292
【申请号】CN201480010596
【发明人】小野泽勇一
【申请人】富士电机株式会社
【公开日】2015年11月4日
【申请日】2014年4月9日
【公告号】WO2014168171A1