一种半导体芯片集成元件的制作方法
【技术领域】
[0001]本申请涉及半导体芯片集成元件领域，具体为一种半导体芯片集成元件。
【背景技术】
[0002]晶闸管电涌抑制器（Thyristor Surge Suppressor，TSS)，又称为固体放电管或者半导体放电管，是通信领域中防雷击器件的尖端产品，当外加雷电感应电压上升到其击穿电压时，半导体放电管呈雪崩三极管的曲线动作，可以流过很大的浪涌电流或脉冲电流，其击穿电压的范围为过压保护范围。
[0003]在本技术领域中构成半导体放电管的芯片根据物理特性分为三种结构，分别是图la示出的内沟槽芯片，图lb示出的外沟槽芯片和图lc示出的平面芯片，其中T1和T2为金属电极。现有的半导体放电管的封装结构一般为贴片封装，即通过两个引线结构分别引出芯片中的2个电极，以将芯片的电极部位连接至外部电路，与电极连接的结构为引线结构的芯片托盘，由于半导体放电管的芯片体积很小，芯片托盘与芯片电极在焊接时很容易出现移动错位连接，导致芯片的电极没有被引出，或者焊接时多余焊料溢流，焊料堆积导致芯片的非电极部位与焊料连接，非电极部位被错误引出，进而影响到芯片的物理特性，进一步影响到半导体放电管的过压保护性能。因此，一般在芯片托盘的中央进行打滚花工艺以实现网格状结构，具体结构可参照图2所示的现有的芯片托盘的网格状结构，采用此结构后的平面芯片的封装错位连接现象稍有改善，错位连接出现的频率还是很高，封装效率还是很低，且三种芯片的焊料溢出现象仍然很明显。而且设置有网格的引线结构仅能封装一个外沟槽芯片或者一个内沟槽芯片，或者仅能封装一个平面芯片，若多封装一个及多个平面芯片时，焊料很容易溢出且芯片容易错位，则很容易导致芯片上不应连接至外部电路的部位会被错误引出，且会发生焊料溢流，严重影响或者损坏芯片的物理特性，导致半导体放电管的过压保护机制失效，不能实现过压保护功能。
【发明内容】
[0004]本申请实施例提供了一种半导体芯片集成元件，解决了现有的半导体芯片集成元件封装半导体芯片时的错位连接、焊料溢流现象严重，异常封装结构多致使产品合格率低的问题。
[0005]第一方面，本申请实施例提供一种半导体芯片集成元件，所述半导体芯片集成元件由上而下包括第一引线结构、第二引线结构和层叠在所述第一引线结构和所述第二引线结构之间的N个第三引线结构，所述N为大于或者等于0的整数；所述第一引线结构、所述第二引线结构和每一个所述第三引线结构分别包括一导电引脚和连接至所述导电引脚的首端的一芯片托盘，以及，所述半导体芯片集成元件还包括N+1个半导体芯片，每一个所述半导体芯片包括设置在所述每一个所述半导体芯片的上表面的电极和设置在所述每一个所述半导体芯片的下表面的电极；所有引线结构中的每相邻的两个引线结构的芯片托盘之间连接一个所述半导体芯片，所述每相邻的两个引线结构中的位于上层的引线结构的芯片托盘连接至所述半导体芯片的上表面的电极，所述每相邻的两个引线结构中的位于下层的引线结构的芯片托盘连接至所述半导体芯片的下表面的电极，所述第一引线结构、所述第二引线结构以及所述每一个第三引线结构的导电引脚的末端弯折延伸至与所述第二引线结构连接的所述半导体芯片的下方。
[0006]结合第一方面，在第一种可能的实现方式中，所述第一引线结构的芯片托盘包括设置在所述第一引线结构的芯片托盘的下表面的第一凸台，用于匹配连接至与所述第一引线结构的芯片托盘连接的所述半导体芯片的上表面的电极。
[0007]结合第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述第二引线结构的芯片托盘包括设置在所述第二引线结构的芯片托盘的上表面的第二凸台，用于匹配连接至与所述第二引线结构的芯片托盘连接的所述半导体芯片的下表面的电极。
[0008]结合第一方面的第二种可能的实现方式，在第三种可能的实现方式中，所述每一个所述第三引线结构包括设置在所述每一个所述第三引线结构的上表面的第三凸台，用于匹配连接至与所述每一个所述第三引线结构的芯片托盘的上表面连接的所述半导体芯片的下表面的电极；
[0009]所述每一个所述第三引线结构还包括设置在所述每一个所述第三引线结构的下表面的第四凸台，用于匹配连接至与所述每一个所述第三引线结构的芯片托盘的下表面连接的所述半导体芯片的上表面的电极。
[0010]结合第一方面的第三种可能的实现方式，在第四种可能的实现方式中，所述第一凸台、所述第二凸台、所述第三凸台和所述第四凸台的横截面形状为：方形或者圆形或者菱形或者梯形。
[0011]结合第一方面的第四种可能的实现方式，在第五种可能的实现方式中，所述第一凸台为冲压或者腐蚀粘接而成的所述第一凸台；或者，
[0012]所述第二凸台为冲压或者腐蚀或者粘接而成的所述第二凸台；或者，
[0013]所述第三凸台和所述第四凸台为冲压或者腐蚀粘接而成的所述第三凸台或者所述第四凸台。
[0014]结合第一方面的第五种可能的实现方式，在第六种可能的实现方式中，所述半导体芯片集成元件还包括：
[0015]所述第一引线结构、所述第二引线结构以及所述每一个第三引线结构的所述导电引脚的末端水平向外或者向内弯折，并水平延伸形成的多个贴片连接端子。
[0016]结合第一方面，在第七种可能的实现方式中，所述每相邻的两个引线结构的芯片托盘之间设置的一个所述半导体芯片可以替换成一个半导体芯片模块，所述半导体芯片模块包括叠层串联在一起的至少一个半导体芯片。
[0017]结合第一方面的第七种可能的实现方式，在第八种可能的实现方式中，所述至少一个半导体芯片为：瞬态抑制二极管或者晶闸管浪涌抑制器或者静电保护芯片，以及所述半导体芯片集成元件还包括封装壳体，用于封装所述半导体芯片集成元件的除所述多个贴片连接端子以外的组成部分。
[0018]结合第一方面或者第一方面的第一种或者第二种或者第七种或者第八种可能的实现方式，在第九种可能的实现方式中，
[0019]所述每一个第三引线结构的所述芯片托盘的上表面的四周分别设置有第一凹槽，所述每一个第三引线结构的所有第一凹槽围成的区域匹配连接至与所述每一个所述第三引线结构的芯片托盘的上表面连接的所述半导体芯片的下表面的电极；以及所述每一个第三引线结构的所述芯片托盘的下表面的四周分别设置有第二凹槽，所述每一个第三引线结构的所有第二凹槽围成的区域匹配连接至与所述每一个所述第三引线结构的芯片托盘的下表面连接的所述半导体芯片的上表面的电极。
[0020]本申请实施例提供的半导体芯片集成元件中，所述半导体芯片集成元件由上而下包括第一引线结构、第二引线结构和层叠在所述第一引线结构和所述第二引线结构之间的N个第三引线结构，所述N为大于或者等于0的整数；所述第一引线结构、所述第二引线结构和每一个所述第三引线结构分别包括一导电引脚和连接至所述导电引脚的首端的一芯片托盘，以及，所述半导体芯片集成元件还