一种∑型结构的半浮栅器件的制造方法
【技术领域】
[0001]本发明涉及集成电路制造领域，特别涉及一种Σ型结构的半浮栅器件的制造方法。
【背景技术】
[0002]金属-氧化物-半导体场效应晶体管(MOSFET)是目前集成电路中最基本的器件，工艺的进步让MOSFET晶体管的尺寸不断缩小，而其功率密度也一直在升高。我们常用的u盘等闪存芯片则采用了另一种称为浮栅晶体管的器件。闪存又称“非挥发性存储器”，所谓“非挥发”，就是在芯片没有供电的情况下，信息仍被保存不会丢失。这种器件在写入和擦除时都需要有电流通过一层接近5纳米厚的氧化硅介质，因此需要较高的操作电压(接近20伏)和较长的时间(微秒级)。硅基TFET晶体管使用了硅体内的量子隧穿效应，而传统的浮栅晶体管的擦写操作则是使电子隧穿过绝缘介质。隧穿势皇越低，器件隧穿所需电压也就越低。传统浮栅晶体管是将电子隧穿过高势皇(禁带宽度接近8.9eV)的二氧化硅绝缘介质，其所需的电压相对仍然较高，功耗较大。
【发明内容】
[0003]本发明提供一种Σ型结构的半浮栅器件的制造方法，以解决现有技术中存在的上述技术问题。
[0004]为解决上述技术问题，本发明提供一种Σ型结构的半浮栅器件的制造方法，包括:
[0005]步骤1:提供一个具有第一掺杂类型的半导体衬底；
[0006]步骤2:在所述半导体衬底上且介于所述源区与漏区之间定义Σ型凹槽开口区域，通过2步刻蚀工艺在该区域形成Σ型凹槽，并在所述半导体衬底上形成具有第二掺杂类型的源区和漏区；
[0007]步骤3:在所述Σ型凹槽的表面形成栅介质层，所述栅介质层的高度位于源区和漏区的底部之上、表面之下；
[0008]步骤4:在形成有栅介质层的Σ型凹槽中淀积具有第一掺杂类型的半浮栅，在所述半浮栅靠近所述源区的一侧刻蚀形成有一个缺口，所述缺口的底部高于所述源区和漏区的底部且不高于所述栅介质层的顶部；
[0009]步骤5:在所述源区、半浮栅以及漏区表面上待形成金属控制栅的区域形成绝缘介质层;
[0010]步骤6:在所述绝缘介质层上栅形成金属控制栅，并在所述金属控制栅的两侧形成的栅极侧墙；
[0011]步骤7:在所形成的栅极侧墙的两侧进行源、漏刻蚀与外延工艺，以形成源、漏接触区；
[0012]步骤8:在上述器件表面依次淀积第一层层间介质材料和第二层层间介质材料，在所形成的第二层层间介质材料和第一层层间介质材料中形成接触孔，并形成源电极、漏电极和栅电极。
[0013]作为优选，所述半导体衬底为硅或者绝缘体上硅中的任意一种。
[0014]作为优选，所述第一种掺杂类型为N型，所述第二种掺杂类型为P型；或者，所述第一种掺杂类型为P型，所述第二种掺杂类型为N型。
[0015]作为优选，所述2步刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺。
[0016]作为优选，所述干法刻蚀工艺为采用HBr和02的混合气体作为刻蚀气体的等离子体多晶硅刻蚀技术；所述湿法刻蚀工艺采用浓度为2.38% 一25%的四甲基氢氧化铵水溶液或硝酸、氢氟酸和水的混合溶液作为刻蚀剂。
[0017]作为优选，所述栅介质层为氧化硅或氮氧化硅。
[0018]作为优选，采用快速热处理工艺和/或垂直炉管工艺制备所述栅介质层；所述快速热处理工艺包括原位水蒸汽氧化方法和/或快速热氧化工艺。
[0019]作为优选，所述绝缘介质层为二氧化硅、氮化硅、氮氧化硅中的一种或者多种。
[0020]作为优选，所述源、漏接触区为在源区和漏区内形成的锗化硅或者碳化硅外延材料。
[0021]与现有技术相比，本发明在半导体衬底上源区与漏区之间定义Σ型凹槽开口区域，通过2步刻蚀工艺在该区域形成Σ型凹槽，并在该Σ型凹槽中形成了半浮栅，在半浮栅靠近所述源区的一侧刻蚀形成一个缺口，形成了 Σ型结构的半浮栅器件，其隧穿发生在禁带宽度仅为1.1eV的硅材料内，隧穿势皇大为降低，所需的电压得以大幅降低，而速度则明显提升，可以让半浮栅晶体管的数据擦写更加容易、迅速，整个过程都可以在低电压条件下完成，为实现芯片低功耗运行创造了条件。此外，本发明的通过Σ型结构的半浮栅器件，具有较大的底切(under cut)，引入了更多地应力，从而有效地提高了半浮栅器件的性能。
【附图说明】
[0022]图1为本发明的一种Σ型结构的半浮栅器件的制造方法的流程图；
[0023]图2?图8为采用本发明的一种Σ型结构的半浮栅器件的制造方法制备器件的剖面图。
【具体实施方式】
[0024]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。需说明的是，本发明附图均采用简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0025]如图1所示，本发明提供一种Σ型结构的半浮栅器件的制造方法，包括:
[0026]步骤1:提供一个具有第一掺杂类型的半导体衬底。具体地，所述半导体衬底100可以为娃或者为绝缘体上娃。第一种掺杂类型为η型，第二种掺杂类型为P型，或者，对应的，第一种掺杂类型为P型，第二种掺杂类型为η型。
[0027]步骤2:在所述半导体衬底上且介于源区与漏区之间定义Σ型凹槽开口区域，通过2步刻蚀工艺在该区域形成Σ型凹槽，并在所述半导体衬底上形成具有第二掺杂类型的源区和漏区。
[0028]所述2步刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺。作为优选，所述干法刻蚀工艺为采用HBr和02的混合气体作为刻蚀气体的等离子体多晶硅刻蚀技术；所述湿法刻蚀工艺采用浓度为2.38%至25%的四甲基氢氧化钱水溶液或硝酸、氢氟酸和水的混合溶液作为刻蚀剂。
[0029]步骤3:在所述Σ型凹槽的表面形成栅介质层，所述栅介质层的高度位于源区和漏区的底部之上、表面之下；具体地，采用快速热处理工艺和/或垂直炉管工艺制备所述栅介质层；所述快速热处理工艺包括原位水蒸汽氧化方法和/或快速热氧化工艺。所述栅介质层可以为二氧化硅、氮化硅、氮氧化硅、具有高介电常数的绝缘材料或者为它们之间的叠层。
[0030]步骤4:在形成有栅介质层的Σ型凹槽中淀积具有第一掺杂类型的半浮栅，在所述半浮栅靠近所述源区的一侧刻蚀形成一个缺口，所述缺口的底部高于所述源区和漏区的底部且不高于所述栅介质层的顶部。
[0031]步骤5:在所述源区、半浮栅以及漏区表面上待形成金属控制栅的区域形成绝缘介质层。所述绝缘介质层为二氧化硅、氮化硅、氮氧化硅、具有高介电常数的绝缘材料或者为它们之间的叠层。
[0032]步骤6:在所述绝缘介质层上栅形成金属控制栅和栅极侧墙。
[0033]步骤7:在所形成的栅极侧墙的两侧进行源、漏刻蚀与外延工艺，以形成源、漏接触区；作为优选，所述源、漏接触区为在源区和漏区内形成的锗化硅或者碳化硅外延材料。
[0034]步骤8:在上述器件表面淀积层间介质材料，并在所形成的层间介质材料中形成接触孔，并形成源电极、漏电极和栅电极。
[0035]请参照图2-8，结合图1，下面详细说明本发明的一种Σ型结构的半浮栅器件的制造方法。
[0036]首先，如图2所示，提供具有第一掺杂类型的半导体衬底100，在所述半导体衬底100上形成第二种掺杂类型的掺杂阱101。当然，也可以直接对半导体衬底100的顶部进行掺杂，在半导体衬底100内直接形成所述掺杂讲101。
[0037]在所述掺杂阱101上生长氧化硅薄膜102，并在氧化硅薄膜102之上继续生长氮化硅薄膜103，然后通过光刻工艺定义出器件沟道区的位置，并以光刻胶为掩膜刻蚀氮化硅薄膜103和氧化硅薄膜102，停止在半导体衬底100的表面，去除光刻胶。所述氧化硅薄膜102用于改善氮化硅薄膜103与半导体衬底100之间的应力。
[0038]接着，如图3所示，以所述氮化硅薄膜103