包括箝位结构的集成电路和调整箝位晶体管阈值电压方法
【专利说明】
【背景技术】
[0001]在包括诸如场效应晶体管(FET)、绝缘栅双极型晶体管(IGBT)、双极结型晶体管(BJT)、结型场效应管(JFET)的开关器件和诸如半桥或全桥驱动器电路的开关器件的互连的集成电路中，诸如过电流、过电压或短路的极端操作状况在切断期间可能出现。像例如高电压尖峰的这样的极端操作状况可能导致器件损坏或故障。
[0002]期望的是，改进集成电路相对于极端操作状况的鲁棒性。
【发明内容】
[0003]目的是通过独立权利要求的教导来达到的。此外，实施例在从属权利要求中限定。
[0004]根据集成电路的实施例，集成电路包括包含第一和第二负载端子和负载控制端子的负载晶体管。集成电路还包括包含箝位晶体管的箝位结构。箝位晶体管包括第一和第二箝位晶体管负载端子和控制栅极端子。箝位晶体管电耦合在负载控制端子和第一负载端子之间，并且负载晶体管的箝位电压由箝位晶体管的阈值电压Vth来确定。
[0005]另一个实施例涉及调整箝位晶体管的阈值电压Vth的方法，箝位晶体管包括第一和第二箝位晶体管负载端子和控制栅极端子，其中箝位晶体管电耦合在负载控制端子和负载晶体管的第一负载端子之间，并且包括布置在电荷存储结构和半导体本体之间的隧穿电介质，以及布置在控制栅电极和电荷存储结构之间的栅电介质。该方法包括测量箝位晶体管的阈值电压。该方法还包括通过变更电荷存储结构的电荷来调整箝位晶体管的阈值电压Vth0
[0006]本领域技术人员在阅读以下详细的描述和观看附图后将认识到附加的特征和优点。
【附图说明】
[0007]附图被包括以提供对本发明的进一步理解并且被并入该说明书中并构成该说明书的一部分。附图图示了本发明的实施例并且与描述一起用于解释本发明的原理。将容易意识到本发明的其它实施例和意图的优点，因为通过参考以下详细描述它们变得更好地被理解。
[0008]图1是包括负载晶体管和箝位结构的集成电路的实施例的示意性电路图。
[0009]图2图示了包括并联连接的多个箝位晶体管单元Cl……Cn的箝位晶体管。
[0010]图3是图示了包括负载晶体管和箝位结构的集成电路的一个实施例的示意性电路图。
[0011]图4图示了作为穿过半导体本体的横截面视图的图3的箝位结构110的一部分的一个示例。
[0012]图5A至8是图示了包括负载晶体管和箝位结构的集成电路的不同实施例的示意性电路图。
[0013]图9是图示了调整箝位晶体管的阈值电压Vth的实施例的工艺流程示意图。
【具体实施方式】
[0014]在以下详细描述中参考附图，附图形成该描述的一部分并且在附图中通过图示的方式图示其中可实践本发明的具体实施例。应当理解的是，可以利用其他实施例，并且可以在不脱离本发明的范围的情况下做出结构或逻辑改变。例如，针对一个实施例图示和描述的特征可以被用在其他实施例上或结合其他实施例使用，以产出又另外的实施例。意图的是，本发明包括这样的修改和变化。示例使用特定语言来描述，其应当不被解释为限制所附权利要求的范围。附图不按比例缩放且仅用于图示的目的。为了清楚起见，如果没有另外声明，则相同的元件已经由在不同附图中的对应参考来指定。
[0015]术语“具有”、“包含”、“包括”、“含有”等是开放的且术语指示所陈述的结构、元件或特征的存在但不排除附加的元件或特征的存在。冠词“一”、“一个”和“该”意在包括复数以及单数，除非上下文另有清楚指示。
[0016]术语“电连接”描述在电连接的元件之间的永久的低欧姆连接，例如在关注的元件之间的直接接触或经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括适于信号传送的一个或多个介于中间的元件可以存在于电耦合的元件之间，例如，临时在第一状态提供低欧姆连接且在第二状态提供高欧姆电解耦合的元件。
[0017]各图通过指示紧邻掺杂类型“η”或“p”的或“ + ”来图示了相对掺杂浓度。例如，“η ”意指比“η”掺杂区的掺杂浓度低的掺杂浓度，而“η+”掺杂区具有比“η”掺杂区高的掺杂浓度。相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂区可以具有相同或不同的绝对掺杂浓度。
[0018]在图1中，公开了根据实施例的集成电路100的电路图。集成电路100包括负载晶体管102，所述负载晶体管102包括第一和第二负载端子103、104和负载控制端子105。集成电路100的箝位结构110包括箝位晶体管112，箝位晶体管112包括第一和第二箝位晶体管负载端子113、114和箝位晶体管栅极端子115。箝位晶体管112电耦合在负载控制端子105和第一负载端子103之间，并且负载晶体管的箝位电压由箝位晶体管112的阈值电压Vth确定。
[0019]集成电路可以进一步包括可选电路元件1201……1207。这些电路元件1201……1207中的一些可以形成箝位结构110的一部分。根据实施例，电路元件1201是二极管且第二箝位晶体管负载端子114经由二极管电耦合到负载控制端子105。根据又另一个实施例，电路元件1202是电耦合到第一箝位晶体管负载端子113的电阻器。根据又另一个实施例，电路元件1203是电耦合到箝位晶体管栅极端子115的电阻器。根据另一个实施例，电路元件1204、1205、1206包括电阻器。例如，电路元件1205可以进一步包括栅驱动器电路。
[0020]根据实施例，负载晶体管102是诸如金属氧化物半导体场效应晶体管(MOSFET)的绝缘栅场效应晶体管(IGFET)ο根据另一个实施例，负载晶体管102是绝缘栅双极型晶体管(IGBT)。根据又另一个实施例，负载晶体管102是双极结型晶体管(BJT)。根据又另一个实施例，负载晶体管102是结型场效应晶体管(JFET)。
[0021]根据实施例，箝位结构110被配置为通过以下步骤来对在第一负载端子103和第二负载端子104之间的电压进行箝位:在箝位晶体管栅极端子115和第二箝位晶体管负载端子114之间在阈值电压Vth上方接通箝位晶体管112，并且因此在接通负载晶体管102的方向上改变在负载控制端子105处的电位。
[0022]根据实施例，阈值电压Vth范围在第一和第二负载端子13、104之间的负载晶体管的击穿电压Vbrl的70%到99%之间。
[0023]根据实施例，在第一和第二箝位晶体管负载端子113、114之间的箝位晶体管112在关断栅极处的击穿电压Vbrc大于阈值电压Vth。由此，在第一和第二箝位晶体管负载端子113、114之间的电击穿(例如，雪崩击穿)可以由于箝位晶体管112的接通而被避免。
[0024]根据实施例，在第一和第二箝位晶体管负载端子113、114之间的箝位晶体管112在关断栅极处的击穿电压Vbrc大于在第一和第二负载端子103、104之间的负载晶体管102的击穿电压Vbrl的90%。根据实施例，击穿电压指的是如在产品或数据单中指定的标称击穿电压。指定的击穿电压可以比实际电击穿的电压稍微小例如10%到20%。根据实施例，箝位晶体管110包括电连接到箝位晶体管栅极端子115的控制栅电极和在控制栅电极与半导体本体之间的电荷存储结构。隧穿电介质可以被布置在电荷存储结构和半导体本体之间，而栅电介质可以被布置在控制栅电极和电荷存储结构之间。例如，隧穿电介质的厚度可以范围在3nm和15nm之间，而控制栅电介质的厚度可以范围在150nm和30μηι之间。根据实施例，电荷存储结构是浮栅电极和氮化硅层中的一个。
[0025]根据实施例，箝位晶体管的阈值电压Vth大于30V。阈值电压Vth可以相对于负载晶体管102的电压阻塞要求来调整，并且可以更小，例如比电压阻塞能力(例如负载晶体管102的指定的反向阻塞电压)小2%到10%，举例来说，例如比40V小2%到10%，或比500V小2%到10%，或比600V小2%到10%，或比900V小2%到10%，或比1200V小2%到10%，或比1700V小2%到10%，或比2500V小2%到10%，或比3300V小2%到10%，或比