一种与硅双极工艺兼容的光电探测传感器的制造方法
【技术领域】
[0001] 本发明涉及一种光电探测传感器，特别是能够与硅双极工艺兼容的光电探测传感 器。
【背景技术】
[0002] 光电探测传感器的基本功能是把入射到探测器上的光功率转换为相应的光电流。 其性能的好坏直接关系到接收处理电路的精度。因此，只有选择和设计合适的光电探测器， 才不会削弱接收处理电路的性能。
[0003] 设计时，主要考虑的是光电探测器的噪声，量子效率，响应度等几项技术指标。
[0004] 在很多应用领域，例如光耦合器输出部分，往往需要将光电探测器和信号处理集 成在同一块单芯片上，也即是实现光电探测器与信号处理电路的工艺兼容，而这又是一项 技术十分复杂、难度相当大。
[0005] 具体的，硅材料本身却不是很适合用来制作光电器件：首先硅不是一种直接带隙 材料，因而不可能制成高效的激光器、LED(发光二极管）等发光器件，这是由其本身的晶体 结构决定的；另外硅不具备线性电光效应等特性，不能用外加电场的方式改变材料的折射 率，因此也不适合用来制作光开关、光调制器等信号处理器件。正是由于硅材料的这些先天 缺陷，人们在制作光电集成器件时，把更多的目光投向了 III-V族化合物、铌酸锂以及有机 聚合物等光电性能更为优越的材料。硅作为光电集成器件制作材料来说，虽然有一些先天 不足，但是在设计中如果能视具体性能要求并结合实际工艺条件合理选用材料、工艺并设 计出高性价比的结构便可以满足不同应用需求。
[0006] 例如在光耦合器设计领域，往往需要将硅光电探测器与信号处理电路进行兼容， 而目前国内外实现硅光探测器与信号处理电路兼容普遍采用的技术手段是：（1)将硅光探 测器与MOS工艺兼容。在CMOS工艺中同时制作出pin-PD，基本不改变标准CMOS工艺，是 研制高速光接收机最简单有效的方法。（2) SOI MOS工艺。用SOI材料替代Si体材料制做 CMOS电路，它的优点主要有：减小器件隔离区面积；减少工艺步骤；抑制衬底电流；避免闩 锁效应；具有低的寄生电容，从而可以降低功耗，实现更高速的电路。（3) SiGe/Si HBT工艺。 SiGe技术在将Si基器件的速度提高到新水平的同时，由于它与Si工艺兼容，而保持有价格 低、可靠性好和易于多功能集成等优点；且与CMOS工艺比较，它有更低的噪声和更好的功 率效率。
[0007] 以上列举的现有技术均是将硅光探测器与MOS集成电路工艺进行兼容，但是现有 技术中还缺少将硅光探测器和另一种集成电路工艺，也是工艺最为成熟的硅双极电路工艺 进行兼容的技术方案。而在光耦合器设计领域，大量成熟的信号处理电路均是由硅双极工 艺制造而成的，因此我们需要结合实际工艺条件合理选用材料、工艺并设计出高性价比的 结构，来实现硅光电探测器与硅双极集成电路工艺的兼容。总之在这个特殊的应用领域，现 有技术还是一个空白。
【发明内容】
[0008] 针对现有技术存在的上述不足，本发明的目的是提供一种能够与硅双极集成电路 工艺兼容，并且量子效率高，暗电流小的光电探测传感器。
[0009] 为实现上述目的，本发明采用如下技术手段：
[0010] 一种与硅双极工艺兼容的光电探测传感器，其特征在于，包括第一光电探测器和 第二光电探测器；
[0011] 所述第一光电探测器包括第一器件区，所述第一光电探测器的第一器件区由NPN 晶体管的集电区形成，第一光电探测器的第一器件区的水平方向截面为正方形；
[0012] M个第一光电探测器的第二器件区制作在第一光电探测器的第一器件区内，M为 小于10的自然数，所述第一光电探测器的第二器件区由NPN晶体管的基区形成，所述NPN 晶体管由硅双极工艺制作而成；
[0013] 所述第一光电探测器的第一器件区上设有电极孔，第一光电探测器的第二器件区 上设有电极孔；
[0014] 所有设置在第一光电探测器第二器件区上的电极孔通过铝膜连接线相互连接，连 接电节点记为第一光电探测器的第二端子；
[0015] 设置在第一光电探测器的第一器件区上的电极孔通过铝膜连接线引出，记为第一 光电探测器的第一端子；
[0016] 所述第二光电探测器包括第一器件区，所述第二光电探测器的第一器件区由NPN 晶体管的集电区形成，第二光电探测器的第一器件区的水平方向截面为正方形；
[0017] M个第二光电探测器的第二器件区制作在第二光电探测器的第一器件区内，M为 小于10的自然数，所述第二光电探测器的第二器件区由NPN晶体管的基区形成，所述NPN 晶体管由硅双极工艺制作而成；
[0018] 所述第二光电探测器的第一器件区上设有电极孔，第二光电探测器的第二器件区 上设有电极孔；
[0019] 所有设置在第二光电探测器第二器件区上的电极孔通过铝膜连接线相互连接，连 接电节点记为第二光电探测器的第二端子；
[0020] 设置在第二光电探测器的第一器件区上的电极孔通过铝膜连接线引出，记为第二 光电探测器的第一端子；
[0021 ] 所述第二光电探测器表面覆盖有铝膜；
[0022] 所述第一光电探测器和第二光电探测器对称设置在单芯片中；
[0023] 所述第一光电探测器的第一端子与第二光电探测器的第一端子电连接。
[0024] 进一步的，所述第一光电探测器的第二器件区水平方向截面为圆形；所述第二光 电探测器的第二器件区水平方向截面为圆形。
[0025] 相比现有技术，本发明具有如下有益效果：
[0026] (1)由于本发明采用双极工艺的PN结作为实现光电探测的基础结构，使得设计的 光电探测器的PN结面积较大（双极NPN晶体管的集电结面积相对MOS工艺形成PN结的结 面积要大），PN结结深大（相对于MOS工艺），耗尽区较厚，有利于提高量子效率。这一基 础结构使得本发明在获得更高量子效率方面具有明显优势的有益效果。
[0027] 进一步的，本发明选择双极工艺实现电路将会更适用于功率型光耦合器光电探测 器与信号处理电路的集成化，功率型光耦合器输出部分往往需要较大的驱动能力，因此信 号处理电路相比选择MOS工艺具有可以实现较大的驱动能力的有益效果。
[0028] (2)本发明减小探测器PN结二极管耗尽区电容所采用的技术手段是在将M个第二 器件区制作在第一光电探测器的第一器件区内（两个光电探测器均采用此结构），因此探 测器面积得到了减小，也即是一个探测传感器内实际上包括多个面积较小的探测器，探测 器面积减小，但是又不会减小PN结结深，从而不影响量子效率，因此具有响应速度快的有 ?效果。
【附图说明】
[0029] 图1为本发明的结构示意图；
[0030] 图2为本发明中第一光电探测器的纵向结构示意图。
【具体实施方式】
[0031] 下面结合附图和实施例，对本发明做进一步详细说明。
[0032] 光电探测器设计时，主要考虑的是其噪声，量子效率，响应度等几项技术指标。
[0033] 为了将本发明具体设计做详细介绍。我们首先将本发明的整体结构做一个阐述， 然后结合光电探测传感器的性能参数设计来解释本发明传感器一些具体结构。
[0034] 一、本发明整体结构。
[0035] 如图1所示，一种与硅双极工艺兼容的光电探测传感器，包括第一光电探测器1和 第二光电探测器2 ;第一光电探测器1和第二光电探测器2的结构相同，并且都采用硅双极 集成电路工艺制作而成；第一光电探测器1和第二光电探测器2均具有两个信号端子。
[0036] 第二光电探测器2表面覆盖有铝膜；
[0037] 所述第一光电探测器1和第二光电探测器2对称设置在单芯片中，当然这是通过 集成电路版图设计时将两个光电探测器绘制在对称位置上，在后续的集成电路制造过程 中，两个光电探测器自然被对称的集成在同一单芯片集成电路上管芯上。
[0038] 二、本发明光电探测传感器的性能参数设计。
[0039] 为了将性能参数的设计阐述清楚，我们首先介绍普通光电检测传感器的工作原 理，这也是本发明的基本工作原理和工作过程。
[0040] 光电探测器的主要特性参数包括：
[0041] 1)量子效率和响应度
[0042] 量子效率的定义为吸收一个入射光子能够产生的电子-空穴对个数，是半导体光 探测器最重要的指标，可以表示为：
[0043]
[0044] (1)
[0045] 其中α (λ)是对应波长λ的吸收系数，W是耗尽层厚度。可见，随着材料的吸收 系数增大或者耗尽层增厚，探测器的量子效率就越高。
[0046] 本发明中光电探测器的第一器件区由NPN晶体管的集电区形成，光电探测器的第 二器件区由NPN晶体管的基区形成，NPN晶体管由硅双极工艺制作而成；也即是说光电探测 器的PN结是由制作模拟放大处理电路的双极NPN晶体管工艺流程形成的，二者兼容。而普 遍的双极工艺NPN管基本结构尺寸是；最小特征尺寸为6 μ m，外延层厚度12 μ m，电阻率约 2. 5 Ω · cm，基区结深2. 2. -2. 6 μ m，也即是说双极工艺制造的用于光电探测器的PN结结深 为 2. 2. -2. 6 μ m〇
[0047] 常见的MOS工艺形成的用于光电探测器的PN结结深为0. 3 μπι，当然这是由MOS 工艺的本身特点决定的，与MOS工艺信号处理电路集成的光电探测器较适用于光纤通信领 域。
[0048] 因此，由于本发明采用双极工艺的PN结作为实现光电探测的基础结构，使得设计 的光电探测器的PN结面积较大（双极NPN晶体管的集电结面积相对MOS工艺形成PN结的 结面积要大），PN结结深大（相对于MOS工艺），耗尽区较厚，有利于提高量子效率。这一 基础结构使得本发明在获得更高量子效率方面具有明显优势。
[0049] 进一步的，本发明选择双极工艺实现电路将会更适用于功率型光耦合器光电探测 器与信号处