r>【附图说明】
[0116]图1是现有技术中一种高压MOS器件的剖面结构示意图；
[0117]图2是现有技术中另一种高压MOS器件的剖面结构示意图；)
[0118]图3是根据本发明第一实施例的高压功率器件的剖面结构示意图；
[0119]图4是根据本发明第二实施例的高压功率器件的剖面结构示意图；
[0120]图5是图4沿aa’方向和bb’方向的杂质浓度分布曲线；
[0121]图6是采用现有技术得到的高压MOS器件与图4所示高压功率器件的耐压分布对比图；
[0122]图7是采用现有技术得到的高压MOS器件与图4所示高压功率器件的导通电阻分布对比图；
[0123]图8至图11是根据本发明第二实施例的高压功率器件的形成方法中各个步骤对应的剖面结构示意图；
[0124]图12是根据本发明第三实施例的高压功率器件的剖面结构示意图；
[0125]图13至图15是根据本发明第三实施例的高压功率器件的形成方法中各个步骤对应的剖面结构示意图；
[0126]图16是根据本发明第四实施例的高压功率器件的剖面结构示意图。
【具体实施方式】
[0127]下面结合具体实施例和附图对本发明作进一步说明，但不应以此限制本发明的保护范围。
[0128]第一实施例
[0129]参考图3，图3所示的高压功率器件300为高压MOS器件，其主要包括:N型的第一掺杂区306，位于N型掺杂的衬底308上；第一电极301，经由衬底308与第一掺杂区306电接触；多个P型的阱区302，横向并列于第一掺杂区306的上表面内屮型的第二掺杂区310，其一端与阱区302相接，另一端纵向延伸至第一掺杂区306内#型的器件掺杂区305和P型的器件掺杂区309，形成于阱区302内，该第二掺杂区310经由阱区302与P型的器件掺杂区309电接触；栅极304，形成于所述第一掺杂区306的上表面上；第二电极303，与N型的器件掺杂区305和P型的器件掺杂区309电接触。
[0130]其中，第一掺杂区306通过衬底308由第一电极301引出，形成MOS器件的漏极；N型的器件掺杂区305形成MOS器件的源区；P型的器件掺杂区309形成MOS器件的衬底接触区；阱区302和器件掺杂区309通过第二电极303短路，形成MOS器件的源极。第二掺杂区310和P型的阱区302相连，通过第二电极303引出。其中，第二掺杂区310和第一掺杂区306两者相互交替分布，构成电荷补偿结构。
[0131]第二掺杂区310的杂质浓度随纵向深度非线性变化。
[0132]第二掺杂区310的总体杂质浓度低于第一掺杂区306的总体杂质浓度。“总体杂质浓度”指的是整个掺杂区内杂质的平均掺杂浓度。
[0133]更加优选地，第一实施例中，第二掺杂区310沿纵向方向划分为第一区域I和第二区域II，在远离阱区302 (也即靠近第一电极301)的第一区域I，第二掺杂区310的杂质浓度低于第一掺杂区306的杂质浓度；在靠近阱区302(也即靠近第二电极303)的第二区域II，第二掺杂区310的杂质浓度等于第一掺杂区306的杂质浓度。
[0134]由于靠近阱区302的第二区域II的杂质浓度等于第一掺杂区306的杂质浓度，相比于图2所示的方案，在器件导通时，第一掺杂区306内的电流通道可以具有足够的宽度，有利于降低导通电阻、提高电流能力。
[0135]第二实施例
[0136]参考图4，图4所示的高压功率器件400为高压MOS器件，其结构与图3基本相同，包括:N型的第一掺杂区406，位于N型掺杂的衬底408上；第一电极401，经由衬底408与第一掺杂区406电接触；多个P型的阱区402，横向并列于第一掺杂区406的上表面内；P型的第二掺杂区410，其一端与阱区402相接，另一端纵向延伸至第一掺杂区406内；N型的器件掺杂区405和P型的器件掺杂区409，形成于阱区402内，该第二掺杂区410经由阱区402与P型的器件掺杂区409电接触；栅极404，形成于所述第一掺杂区406的上表面上；第二电极403，与N型的器件掺杂区405和P型的器件掺杂区409电接触。
[0137]在远离阱区402 (也即靠近第一电极401)的第一区域I，第二掺杂区410的杂质浓度低于第一掺杂区406的杂质浓度；在靠近阱区402(也即靠近第二电极403)的第二区域II，第二掺杂区410的杂质浓度等于第一掺杂区406的杂质浓度。
[0138]第二实施例与第一实施例的区别主要在于，第一区域I沿纵向方向划分为多个子区域，每一子区域具有单一的杂质浓度，并且多个子区域的杂质浓度随趋于靠近第二区域II而逐渐上升，也就是越靠近第二区域II，杂质浓度越大。例如，在图4中，第一区域I内的多个子区域的补偿匹配度沿着从下到上的纵向方向依次从-20%上升至0%，可以分别为-20%、-10%以及0%。第二区域II的杂质浓度与第一掺杂区306的杂质浓度相等，也即补偿匹配度保持为O。图4所示的第二区域II也纵向划分为多个子区域，各个子区域的补偿匹配度保持为O。当然，第二区域II也可以是一个整体，而不划分为多个子区域。
[0139]图4所示的结构中，第一掺杂区406和第二掺杂区410构成的电荷补偿结构，其补偿匹配度并不是最好的。第一掺杂区406的总体杂质浓度高于第二掺杂区410的总体杂质浓度。
[0140]图5是图4所示MOS器件结构沿着aa’和bb’方向的杂质浓度分布曲线，其中曲线A是沿着aa’方向的第二掺杂区310的杂质浓度分布曲线，曲线B是沿着bb’方向的第一掺杂区406的杂质浓度分布曲线。
[0141]比较观察图4和【背景技术】部分图2所示的结构，可以看到，两者的差别在于第二掺杂区域的杂质浓度的分布有明显的差别。图4中第二掺杂区域的浓度变化呈现非线性的变化，而且其总的杂质浓度低于第一掺杂区总体杂质浓度。
[0142]进一步而言，当MOS器件的栅极404施加低电平，电平低于MOS器件的阈值电压时，MOS器件关断，此时MOS器件漏端和源端之间会承受高电压。由于存在第一掺杂区406和第二掺杂区410，两者电荷补偿。第一掺杂区406和第二掺杂区410在高电压下完全耗尽，分担了绝大部分的耐压。
[0143]图6示意了采用图2所示结构和图4所示结构的600V规格MOS器件的耐压分布对比图，其中标记I对应于采用图2所示现有结构；标记5对应于采用图4所示结构。根据图6对比可以看到，本实施例的MOS器件相对现有技术的MOS器件的耐压分布会大一些。这是由于本实施例中第二掺杂区的总体浓度略低于第一掺杂区的总体浓度，第一掺杂区和第二掺杂区的电荷补偿匹配略有差异造成的。但采用本实施例耐压分布总体在器件要求600V以上，满足生产的需求。
[0144]进一步而言，当MOS器件栅极施加高电平，电平高于MOS器件的阈值电压时，MOS器件导通。MOS器件的电流从漏端经过第一掺杂区，流向源端。图7示出了采用图2所示现有结构和图4所示结构的600V规格MOS器件的导通电阻分布对比图。其中，标记I对应于采用图2所示现有结构，标记5对应于采用本实施例的结构。从图7可以看到，本实施例的MOS器件的导通电阻明显低于现有技术。这是由于本实施例在靠近阱区也即靠近第二电极附近区域减小了第二掺杂区杂质浓度，降低了 JFET电阻，从而避免了现有技术中的问题。
[0145]图4所示的器件结构可以采用多层外延的方法来形成，下面结合图8至图11进行详细说明。
[0146]参考图8，采用多层外延工艺，在N型的衬底408上形成N型的第一掺杂区406以及第一掺杂区406内的多个第二掺杂区410，多个第二掺杂区410横向并列且具有P型掺杂，该第二掺杂区410的底端纵向延伸至第一掺杂区410内。
[0147]在多层外延工艺的每一层外延工艺中分别形成第一掺杂区406和第二掺杂区410的一个薄层。在多层外延工艺中，通过控制不同区域的掺杂类型，可以同时形成N型的第一掺杂区406的薄层以及P型的第二掺杂区410的薄层。
[0148]第一掺杂区406具有单一的杂质浓度；每一步外延工艺中，形成的第二掺杂区410的薄层的杂质浓度依次上升，直至与第一掺杂区的杂质浓度相等。例如，在逐次外延工艺中的，形成的第二掺杂区410的薄层的补偿匹配度从-20%上升至-10%，再上升至0%，而随后的多次外延工艺中，形成的第二掺杂区410的薄层补偿匹配度保持为0%不变。
[0149]参考图9，采用外延工艺使得第一掺杂区406的纵向厚度增大，以使得第二掺杂区410被包覆在第一掺杂区406内，也就是使得第二掺杂区410内嵌于第一掺杂区406的内部。
[0150]参考图10，对第二掺杂区410上方的第一掺杂区406进行离子注入，以形成P型的阱区402、P型的器件掺杂区409和N型的器件掺杂区405，其中，P型的器件掺杂区409和N型的器件掺杂区405都位于阱区402内。
[0151]第二掺杂区410的顶端与阱区402相接，使得第二掺杂区410可以经由阱区402与P型的器件掺杂区409电接触。当然，阱区402也可以省略，将第二掺杂区410与P型的器件掺杂区409直接电接触。
[0152]参考图11，在第一掺杂区406的上表面上形成栅极404，栅极404可以包括栅介质层以及位于栅介质层上的栅电极。之后，可以形成第一电极401和第二电极403，其中，第一电极401通过衬底408与第一掺杂区406电接触，第二电极403与P型的器件掺杂区409以及N型的器件掺杂区405电接触。
[0153]第三实施例
[0154]参考图12，图12所示的高压功率器件800为高压MOS器件，其结构与图3基本相同，包括:N型的第一掺杂区806，位于N型掺杂的衬底808上；第一电极801，经由衬底808与第一掺杂区806的下表面电接触；多个P型的阱区802，横向并列于第一掺杂区806的上表面内；P型的第二掺杂区810，其一端与阱区802相接，另一端纵向延伸至第一掺杂区806内；N型的器件掺杂区805和P型的器件掺杂区809，形成于阱区802内，该第二掺杂区810经由阱区802与P型的器件掺杂区809电接触；栅极804，形成于第一掺杂区806的上表面上；第二电极803，与N型的器件掺杂区805和P型的器件掺杂区809电接触。
[0155]在远离阱区802 (也即靠近第一电极801)的第一区域I，第二掺杂区810的杂质浓度低于第一掺杂区806的杂质浓度；在靠近阱区802(也即靠近第二电极803)的第二区域II，第二掺杂区810的杂质浓度等于第一掺杂区806的杂质浓度。
[0156]第三实施例中，第一区域I和第二区域II的形貌具有差别。其中，第一区域I与第一掺杂区806的纵向(即图12中的Y方向)交界面相对于横向方向(即图12中的X方向)的斜率为第一斜率，第二区域II与第一掺杂区806的纵向(即图12中的Y方向)交界面相对于横向方向(即图12中的X方向)的斜率为第二斜率，该第一斜率小于第二斜率。
[0157]图12所示的结构可以采用深槽刻蚀结合回填的工艺来形成，下面结合图13至图15进行详细说明。
[0158]参考图13，采用外延工艺，在N型掺杂的衬底808上形成第一掺杂区806。之后，对第一掺杂区806进行刻蚀，形成多个横向并列的沟槽811。沟槽811的刻蚀方法例如可以是常规的深槽刻蚀工艺。沟槽811沿纵向分为上段沟槽8112和下段沟槽8111。其中，下段沟槽8111的侧壁相对于