半浮栅晶体管结构的制作方法
【技术领域】
[0001] 本申请涉及半导体制造技术领域，具体而言，涉及一种半浮栅晶体管结构。
【背景技术】
[0002] 非挥发性存储器是指芯片在没有供电的情况下，数据仍能被保存而不会被丢失。 这种器件的数据写入或擦写都需要有电流通过一层厚度仅为几纳米的氧化硅介质，因此需 要较高的操作电压（~20V)及较长的时间（微秒级）。
[0003] 张卫等人最新提出将隧穿场效应晶体管（TFET)和浮栅器件结合起来，从而 构成了 一种全新的"半浮栅"结构的器件，如图1所示，该器件被称为"半浮栅晶体 管"（Semi-Floating gate transistor, SFG)，并且在2013年8月9日在美国《科学》杂志 上发表了该研究成果。
[0004] 参考图1，该半浮栅晶体管包括：衬底100'、栅氧化层200'、浮栅300'、层间隔离层 400'和控制栅500'，其中衬底100'具有相互隔离的第一 N阱区10Γ和第二N阱区102'， 且在第一 N阱区具有凹槽11Γ ;栅氧化层200'设置在衬底100'的表面上，栅氧化层200' 中设有间隔槽20Γ，该间隔槽20Γ设置在凹槽11Γ的上方；浮栅300'设置在衬底100'的 表面上，且内部掺杂有P型杂质离子，浮栅300'的一部分设置在栅氧化层200'的远离衬底 100'的表面上，另一部分设置在间隔槽20Γ和凹槽11Γ中。
[0005] 相较传统的浮栅晶体管的擦写操作是通过外加高电压来控制电子隧穿过绝缘介 质层，半浮栅晶体管采用了硅体内TFET的量子隧穿效应、以及采用pn结二极管来替代传统 的氧化硅数据擦写窗口，从而可以将操作电压降低至2V，数据的单次擦、写操作时间可达到 1. 3纳秒级。
[0006] 但是，由于半浮栅晶体管的pn结二极管的带隙为I. lev，低于常规隧穿场效应晶 体管中隧穿氧化层的8. 9ev左右的带隙，导致电子容易从pn结中逸出形成漏电流。
【发明内容】
[0007] 本申请旨在提供一种半浮栅晶体管结构，以解决现有技术的半浮栅晶体管中电子 容易从pn结中逸出形成漏电流的问题。
[0008] 为了实现上述目的，根据本申请的一个方面，提供了一种半浮栅晶体管结构，该半 浮栅晶体管结构包括：衬底，具有相互隔离的第一 N阱区和第二N阱区；栅氧化层，设置在 衬底的表面上，栅氧化层中设有间隔槽，间隔槽设置在第一 N阱区上；浮栅，设置在栅氧化 层的表面上，且内部掺杂有P型离子，浮栅包括第一浮栅部和第二浮栅部，第一浮栅部设置 在栅氧化层的远离衬底的表面上；第二浮栅部与第一浮栅部一体设置，且设置在间隔槽中， 第二浮栅部与第一 N阱区之间形成多个串联的pn结二极管。
[0009] 进一步地，上述半浮栅晶体管结构还包括：第一 N型离子重掺杂区，设置在第二浮 栅部中，第一浮栅部与第一 N型离子重掺杂区形成第一 pn结二极管；第一 P型离子重掺杂 区，设置在第一 N阱区中并与第一 N型离子重掺杂区相对，第一 P型离子重掺杂区与N阱区 形成第二pn结二极管。
[0010] 进一步地，上述半浮栅晶体管结构还包括：第一 N型离子重掺杂区，设置在第二浮 栅部中，第一浮栅部与第一 N型离子重掺杂区形成第一 pn结二极管；第一 P型离子重掺杂 区，在第一 N阱区中并与第一 N型离子重掺杂区相对；第二N型离子重掺杂区，设置在第一 N阱区中且围绕第一 P型离子重掺杂区设置，第一 P型离子重掺杂区与第二N型离子重掺杂 区形成第二pn结二极管。
[0011] 进一步地，上述第一 N阱区中具有设置在间隔槽下方的凹槽，第一 P型离子重掺杂 区设置在该凹槽中。
[0012] 进一步地，上述凹槽的深度0· 5~800nm。
[0013] 进一步地，上述第一浮栅部中P型离子浓度为IOn~IO21个/cm 3，第一 N型离子 重掺杂区中N型离子浓度为IO11~IO21个/cm3，第一 P型离子重掺杂区中P型离子浓度为 IO11 ~IO21 个 /cm3。
[0014] 进一步地，上述第二N型离子重掺杂区中N型离子浓度为IO11~IO21个/cm 3。
[0015] 进一步地，上述半浮栅晶体管结构还包括：层间隔离层，设置在浮栅的远离衬底的 表面上；控制栅，设置在层间隔离层的远离衬底的表面上。
[0016] 进一步地，上述控制栅中掺杂有浓度为IO15~IO21个/cm 3的N型杂质离子或P型 杂质尚子。
[0017] 进一步地，上述层间隔离层为氧化硅层、氮化硅层、氧化铝层、氧化铪层组成的组 中任意一种的单层绝缘层或者多层组合形成的复合绝缘层。
[0018] 应用本申请的技术方案，第二浮栅部与第一阱区中通过更多反型杂质离子的掺杂 形成多个串联的pn结二极管，进而增加了 pn结形成的带隙，从而能够有效地减缓或者避免 电子从pn结中逸出形成漏电流。
【附图说明】
[0019] 构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示 意性实施及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0020] 图1示出了现有技术所提供的半浮栅晶体管结构的剖面结构示意图；
[0021] 图2示出了本申请所提供的半浮栅晶体管结构的结构原理示意图；
[0022] 图3A示出了本申请一种优选实施方式提供的半浮栅晶体管结构的剖面结构示意 图；
[0023] 图3B示出了本申请另一种优选实施方式提供的半浮栅晶体管结构的剖面结构示 意图，其中层间隔离层和控制栅的结构与图3A所示的结构不同；
[0024] 图4示出了图3A和3B所示A部分放大后的剖面结构示意图；
[0025] 图5A示出了本申请又一种优选实施方式提供的半浮栅晶体管结构的剖面结构示 意图；
[0026] 图5B示出了本申请再一种优选实施方式提供的半浮栅晶体管结构的剖面结构示 意图，其中层间隔离层和控制栅的结构与图5A所示的结构不同；
[0027] 图6示出了图5A和5B所示B部分放大后的剖面结构示意图；
[0028] 图7至图17示出了本申请示意性说明执行制作图5所示半浮栅晶体管结构的方 法的部分步骤后的器件剖面结构示意图，其中，
[0029] 图7示出了所提供的具有相互隔离的第一 N阱区和第二N阱区的衬底剖面结构示 意图；
[0030] 图8示出了在图7所示的衬底上设置具有的间隔槽的氧化层后的剖面结构示意 图；
[0031] 图9示出了以图8所示的氧化层为掩膜，刻蚀衬底形成凹槽后的剖面结构示意 图；
[0032] 图10示出了以图9所示的氧化层为掩膜对裸露出的衬底进行N型离子注入形成 第二N型离子重掺杂区后的剖面结构示意图；
[0033] 图11示出了在图10所示的氧化层和第二N型离子重掺杂区上设置P型离子重掺 杂的多晶硅层后的剖面结构示意图；
[0034] 图12示出了对图11所示的多晶硅层进行化学机械抛光处理，去除氧化层以上的 多晶硅层后的剖面结构示意图；
[0035] 图13示出了对图12中位于间隔槽中的多晶硅层进行N型离子注入，形成第一 N 型离子重掺杂区后的剖面结构示意图；
[0036] 图14示出了在图