用具有不同的沟道材料的nfet和pfet形成cmos的结构和方法
【专利说明】用具有不同的沟道材料的NFET和PFET形成CMOS的结构和方法
技术领域
[0001]本发明一般涉及半导体制造，而更具体地，涉及CMOS场效应晶体管结构的形成。
【背景技术】
[0002]半导体集成电路(IC)工业已经经历了快速的成长。在IC演变的进程中，功能密度(即，每个芯片面积上互相连接的器件的数量)已经普遍增加，同时几何尺寸(即，可以使用制造处理做出的最小的组件或线)已经减小。此按比例缩小处理一般通过增加生产效率和降低相关联的成本来提供效益。这样的按比例缩小还已经增加了处理和制造IC的复杂性，而为了实现这样的先进性，需要半导体制造中的类似发展。
[0003]例如，随着半导体工业已经进展到追求更高的器件密度、更高的性能和更低的成本的纳米技术处理节点，来自制造和设计二者的挑战已经导致了鳍型场效应晶体管(FinFET)器件的发展。例如，FinFET器件可以是互补金属氧化物半导体(CMOS)器件，包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件。CMOS技术宽泛地用于多种电路设计。因此，希望具有对CMOS FinFET半导体结构的制造的改进。
【发明内容】
[0004]在第一方面，本发明的实施例提供形成半导体结构的方法，包括:形成第一半导体层；形成第二半导体层；形成半导体结构中的间隙以形成半导体结构的NFET侧和半导体结构的PFET侧，其中NFET侧与PFET侧通过间隙隔开；从半导体结构的NFET侧去除第二半导体层；以及在NFET侧的第一半导体层中形成多个鳍，并且在PFET侧的第二半导体层中形成多个鳍。
[0005]在第二方面，本发明的实施例提供形成半导体结构的方法，包括:在置于埋入氧化物(BOX)层上的绝缘体上硅(SOI)层上的PFET侧形成凹进，其中BOX层置于半导体衬底上，而其中凹进部分地延伸到SOI层中，由此在SOI层的PFET侧形成SOI层的凹进后的部分，并且在SOI层的NFET侧形成未凹进的部分；在半导体结构中形成间隙，其中NFET侧与PFET侧通过间隙隔开；在SOI层的凹进后的部分上生长外延锗硅(SiGe)层；将在PFET侧的SOI层转化为SiGe ;以及在NFET侧的SOI层中形成多个鳍并且在PFET侧的SiGe层中形成多个鳍。
[0006]在第三方面，本发明的实施例提供半导体结构，包括:包括第一半导体材料和第二半导体材料的半导体衬底；由第一半导体材料构成的第一组鳍，置于半导体结构的第一侧；由第二半导体材料构成的第二组鳍，置于半导体结构的第二侧；置于半导体结构的第一侧和半导体结构的第二侧之间的绝缘体区，其中绝缘体区具有范围从大约10纳米到大约50纳米的宽度。
【附图说明】
[0007]本发明的结构、操作和优势在考虑结合附图进行的下列说明后将变得更加明白。所述图意图是例示性的，而非限制性的。
[0008]为了例示的清晰，一些图中的某些元件可以省略、或不按照比例例示。剖面图可以是以“切片”的形式或者是“近视”剖面图，为了例示的清晰，省略了某些背景线，否则这些被省略的背景线在“真实”的剖面图中将是可见的。
[0009]经常地，相似的元件可以在附图的各个图中由相似的附图标记指示，这种情况下通常后两个有效位可以是相同的，最高有效位是附图标号。而且，为了清晰，在某些图中可以省略一些附图标记。
[0010]图1A是本发明的实施例的起始点处的半导体结构。
[0011]图1B是本发明的替代实施例的起始点处的半导体结构。
[0012]图2是在随后的沉积并且图形化抗蚀剂层的处理步骤之后的半导体结构。
[0013]图3是在随后的在半导体结构中形成间隙的处理步骤之后的半导体结构。
[0014]图4A是在随后的去除抗蚀剂层并且用绝缘体材料填充间隙的处理步骤之后的半导体结构。
[0015]图4B是根据替代实施例的在随后的去除抗蚀剂层并且用绝缘体材料填充间隙的处理步骤之后的半导体结构。
[0016]图5是在随后的从半导体结构的NFET侧去除氮化物层和SiGe层的处理步骤之后的半导体结构。
[0017]图6是在随后的在半导体结构的NFET侧补充(replenish)氮化物层和使半导体结构平坦化的处理步骤之后的半导体结构。
[0018]图7是在随后的将PFET侧的SOI层转化为SiGe的处理步骤之后的半导体结构。
[0019]图8是在随后的使PFET侧的SiGe区凹进的处理步骤之后的半导体结构。
[0020]图9是在随后的鳍形成的处理步骤之后的根据本发明的实施例的半导体结构。
[0021]图10是根据替代实施例的在随后的将PFET侧的SOI层转化为SiGe的处理步骤之后的半导体结构。
[0022]图11是在随后的去除氮化物和热氧化物的处理步骤之后的半导体结构。
[0023]图12是本发明的替代实施例的起始点处的半导体结构。
[0024]图13是在随后的在半导体结构的PFET侧的外延SiGe生长的处理步骤之后的半导体结构。
[0025]图14是在随后的沉积并图形化抗蚀剂层并且在半导体结构中形成间隙的处理步骤之后的半导体结构。
[0026]图15是在随后的将PFET侧的SOI层转化为SiGe的处理步骤之后的半导体结构。
[0027]图16是在随后的将绝缘体材料沉积到间隙中的处理步骤之后的半导体结构。
[0028]图17是在随后的鳍形成的处理步骤之后的根据本发明的替代实施例的半导体结构。
[0029]图18是表示本发明的实施例的处理步骤的流程图。
[0030]图19是表示本发明的替代实施例的处理步骤的流程图。
【具体实施方式】
[0031]本发明的实施例提供用于形成CMOS场效应晶体管的改进的结构和方法。在实施例中，在半导体结构的PFET侧形成锗硅(SiGe)，而在半导体结构的NFET侧设置硅。在PFET和NFET之间形成窄的隔离区。在实施例中，NFET鳍由硅构成而PFET鳍由锗硅构成。
[0032]在本公开中，当元件(如层、区、衬底或晶片)被称为在另一个元件“上”或“之上”时，其可以直接在所述另一个元件上或者也可以存在介于中间的元件。相反，当元件被称为“直接”在另一个元件“上”或“之上”时，不存在介于中间的元件。还将理解，当元件被称为与另一个元件“连接”或“耦接”时，其可以直接与所述另一个元件连接或耦接或者可以存在介于中间的元件。相反，当元件被称为与另一个元件“直接连接”或“直接耦接”时，不存在介于中间的元件。
[0033]图1A是本发明的实施例的起始点处的半导体结构100。体衬底102形成半导体结构100的基部。体衬底102可以由若干已知的半导体材料(诸如，硅、锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷化铟、磷化铟、II1-V化合物半导体材料、I1-VI化合物半导体材料、有机半导体材料和其它化合物半导体材料)中的任何组成。绝缘体层104置于体衬底102上。在实施例中，绝缘体层104可以由氧化物(诸如氧化硅)构成并且可以被称为埋入氧化物(BOX)层。第一半导体层106置于绝缘体层104上。在实施例中，第一半导体层106由硅构成，形成所谓绝缘体上硅(SOI)结构。在本公开中，层106可以被称为绝缘体上硅(SOI)层。第二半导体层108置于第一半导体层106上。在实施例中，第二半导体层108由锗硅(SiGe)构成。在本公开中，层108可以被称为SiGe层。在一些实施例中，层108中的锗的含量的范围可以从大约30原子百分比到大约50原子百分比，但是锗的含量小于30%或大于50%也是可能的。置于SiGe层108上的是硬掩模层110。在一些实施例中，硬掩模层110可以包括氮化物，例如氮化硅。在一些实施例中，第二半导体层108由锗构成。在一些实施例中，第二半导体层108可以由不同的半导体材料构成，只要所述半导体材料与第一半导体层106的材料不同即可。
[0034]图1B是本发明的实施例的起始点处的半导体结构101。在此实施例中，使用了“体”结构，其中体衬底102形成第一半导体层，而第二半导体层108置于体衬底上。
[0035]图2是在随后的沉积并且图形化抗蚀剂层212的处