集成电路及形成集成电路的方法
【技术领域】
[0001]本发明涉及一种集成电路及形成集成电路的方法，且特别涉及一种集成电路及形成集成电路的方法，其中此集成电路包含一电容以及一无感电阻。
【背景技术】
[0002]现今半导体产业已广泛地将电容以及电阻应用于数字电路中。随着电路积极度的提升，将晶体管单元、电容以及电阻整合于同一半导体基底中，而形成一半导体装置已成为主流。
[0003]在半导体制作工艺的电路中，电容元件(capacitor)的设计原理是于半导体芯片上设置两电极层作为上、下电极板，以及一隔绝层用来将两电极层隔开至一预定距离，当两电极层上被施予电压时，就会有电荷存储于电容中。其中，金属层-绝缘层-金属层(MIM)结构所构成的金属电容器已广泛地运用于极大型集成电路(Ultra Large ScaleIntegrat1n,ULSI)的设计上。因为此种金属电容器具有较低的电阻值以及较不显著的寄生效应，且没有空乏区感应电压(Induced Voltage)偏移的问题，因此目前多采用M頂构造作为金属电容器的主要构造。再者，电阻元件的设计原理一般以端接导电材料形成，当电流通过导电材料时，则依据该导电材料的电阻率、电流通过的截面积及长度，决定电阻值。
[0004]以上，如何根据电容元件以及电阻元件的设计原理，将电容及电阻整合于同一半导体基底，甚至于同一半导体制作工艺中，即为现今半导体产业的一重要议题。
【发明内容】
[0005]本发明提供一种集成电路及形成集成电路的方法，其以同一半导体制作工艺，同时形成金属层-绝缘层-金属层(MIM)电容及无感电阻。
[0006]本发明提供一种集成电路包含一电容以及一无感电阻，包含有一基底、一第一介电层、一第二介电层、一图案化堆叠结构、一第一金属插塞、一第二金属插塞、一第三金属插塞、一第四金属插塞以及一第五金属插塞。基底具有一电容区以及一电阻区。第一介电层以及第二介电层依序设置于基底上。图案化堆叠结构位于电容区以及电阻区，由下至上具有一底导电层、一绝缘层以及一顶导电层，夹置于第一介电层以及第二介电层之间。第一金属插塞以及第二金属插塞设置于第二介电层中并分别接触电容区的顶导电层以及底导电层，因而使在电容区中的图案化堆叠结构构成电容。第三金属插塞以及第四金属插塞设置于第二介电层中并分别接触电阻区的底导电层以及顶导电层，且第五金属插塞设置于第二介电层中并同时接触电阻区的底导电层以及顶导电层，因而使在电阻区中的图案化堆叠结构构成无感电阻。
[0007]本发明提供一种形成一集成电路的方法，其中集成电路包含一电容以及一无感电阻，包含有下述步骤。首先，提供一基底，具有一电容区以及一电阻区。接着，全面沉积一第一介电层于基底上。接续，形成一图案化堆叠结构于电容区以及电阻区的第一介电层上，其中图案化堆叠结构由下至上具有一底导电层、一绝缘层以及一顶导电层。继之，沉积一第二介电层于图案化堆叠结构上。而后，同时形成一第一金属插塞、一第二金属插塞、一第三金属插塞以及一第五金属插塞于第二介电层中，其中第一金属插塞以及第二金属插塞分别接触电容区的顶导电层以及底导电层，因而在电容区的图案化堆叠结构构成电容，并且第三金属插塞以及第五金属插塞接触电阻区的底导电层以及顶导电层的其中之一，其中接触第三金属插塞以及第五金属插塞的顶导电层或底导电层在第三金属插塞以及第五金属插塞之间具有一对称的图案，因而在电阻区中的图案化堆叠结构构成无感电阻。
[0008]基于上述，本发明提出一种集成电路及形成集成电路的方法，其以同一制作工艺形成具有底导电层、绝缘层以及顶导电层的图案化堆叠结构，而能同时于电容区以及电阻区中形成电容及无感电阻。因此，本发明能简化制作工艺并降低制作工艺成本、相较于一般单层电阻结构可节省一半面积、电阻的布局设计更弹性、可直接整合于一般逻辑电路制作工艺、双镶嵌(dual damascene)制作工艺或者有机重布局(organic redistribut1nlayout)制作工艺等优点。
【附图说明】
[0009]图1-图5是本发明一第一实施例的集成电路的剖面示意图；
[0010]图6是本发明一实施例的集成电路的电阻区的布局图；
[0011]图7是本发明一第二实施例的集成电路的剖面示意图；
[0012]图8是本发明一实施例的集成电路的电阻区的布局图；
[0013]图9是本发明一实施例的集成电路的电阻区的布局图；
[0014]图10式本发明一第三实施例的集成电路的剖面示意图。
[0015]主要元件符号说明
[0016]110:基底
[0017]120:第一金属层
[0018]130:第一介电层
[0019]140a:图案化堆叠结构
[0020]142、142a、242a:底导电层
[0021]144、144a:绝缘层
[0022]146、146a、246a:顶导电层
[0023]150、150a:第二介电层
[0024]162:第一金属插塞
[0025]164:第二金属插塞
[0026]166、266:第三金属插塞
[0027]168、268:第四金属插塞
[0028]169、269:第五金属插塞
[0029]267:第六金属插塞
[0030]l69a、l6%:接触插塞
[0031]246aa、246ab:臂
[0032]246ac,246ad:U 形图案
[0033]A:电容区
[0034]B:电阻区
[0035]Cl:电容
[0036]dl、d2:距离
[0037]11:长度
[0038]P1、P2、P3、P4:电流
[0039]R1、R2、R3:无感电阻
[0040]V1、V2、V3、V4、V5、V6:接触洞
【具体实施方式】
[0041]图1-图5绘示本发明一第一实施例的集成电路的剖面示意图。提供一基底110，具有一电容区A以及一电阻区B。基底110例如是一娃基底、一含娃基底、一三五族覆石圭基底(例如GaN-on-silicon)、一石墨烯覆娃基底(graphene-on-silicon)或一娃覆绝缘(silicon-on-1nsulator, SOI)基底等半导体基底。在一例中，可在基底110中/上形成MOS晶体管等结构。然后，形成一第一金属层120于基底110上。在本实施例中，第一金属层120为一内连线结构，且第一金属层120可为多层内连线结构中的其中一层，但本发明不以此为限。详细而言，贝1J可例如以热氧化(thermal oxide)制作工艺或化学氧化(chemicaloxide)制作工艺先沉积一层间介电层(未绘7K)于基底110上,再将层间介电层图案化,而填入金属(未绘示)于介电层中，如此即可形成一内连线结构。以此方法，则内连线结构可由铜所组成，但本发明不以此为限。第一金属层120可例如由铝或其他金属材料所组成。
[0042]接着,全面沉积一第一介电层130于第一金属层120上。第一介电层130可例如为一氧化层，其可例如以化学氧化(chemical oxide)制作工艺形成，但本发明不以此为限。而后，依序沉积一底导电层142、一绝缘层144以及一顶导电层146于第一介电层130上。本实施例欲形成一金属-绝缘层-金属电容以及一电阻，特别是一薄层金属-绝缘层-金属电容(thin film MIM capacitors)以及一薄层电阻(thin film resistors),故底导电层142以及顶导电层146都由金属组成，其中底导电层142以及顶导电层146可包含氮化钛、氮化钽、钛、钽、铜或铝等，但本发明不以此为限。绝缘层144可例如为一高介电常数介电层，其例如为氧化铪(hafnium oxide, HfO2)、娃酸铪氧化合物(hafniumsilicon oxide, HfS14)、娃酸給氮氧化合物(hafnium silicon oxynitride, HfS1N)、氧化招(aluminum oxide, Al2O3)、氧化镧(lanthanum oxide, La2O3)、氧化组(tantalumoxide, Ta2O5)、氧化宇乙(yttrium oxide, Y2O3)、氧化错(zirconium oxide, ZrO2)、钦酸银(strontium titanate oxide, SrT13)、石圭酸错氧化合物(zirconium silicon oxide,ZrS14)、错酸給(hafnium zirconium oxide, HfZrO4)、银秘组氧化物(strontium bismuthtantalate, SrBi2Ta2O9, SBT)、错钦酸铅(lead zirconate titanate, PbZrxTi1 x03, PZT)与钦酸钡银(barium strontium titanate, BaxSr1 xTi03, BST)等所组成的群组。