共源共栅电路的制作方法
【技术领域】
[0001 ] 本公开一般涉及共源共栅电路。
【背景技术】
[0002]常规共源共栅电路包括使其负载路径串联连接的第一和第二晶体管器件。在特定类型的共源共栅电路中，第一晶体管器件接收作为驱动电压的第二晶体管器件的负载路径电路，使得第二晶体管器件驱动(控制)第一晶体管。因此，共源共栅电路的操作状态由第二晶体管器件的操作状态掌控。在该共源共栅电路中，第二晶体管器件应当被设计成使得负载路径电压的电压电平不增加到第一晶体管器件的最大驱动电压电平以上。例如，被用作第二晶体管器件的常规的常通式FET (场效应晶体管)可以具有几百V或甚至更高的电压阻断能力(最大负载路径电压电平)，但是不能承受超过几十V的驱动电压。因此，在常规共源共栅电路中，第二晶体管器件可以被实现为高电压器件，而第一晶体管器件为低电压器件。
[0003]然而，可能合期望的是具有利用串联连接的两个或更多高电压器件的共源共栅电路。
【发明内容】
[0004]一个实施例涉及电子电路。电子电路包括第一半导体器件和第二半导体器件。第一半导体器件包括负载路径和具有分压器抽头的内部分压器。第二半导体器件包括负载路径和控制节点。第一半导体器件和第二半导体器件使其负载路径串联连接，并且第一半导体器件的分压器抽头耦合到第二半导体器件的控制节点。
[0005]本领域技术人员在阅读以下详细描述时并且在查看附图时将认识到附加的特征和优点。
【附图说明】
[0006]以下参照附图来解释示例。附图服务于图示某些原理，使得仅图示了对于理解这些原理必要的方面。附图不是按比例的。在附图中，相同的参考标记指代相同的特征。
[0007]图1图示了具有第一半导体器件和第二半导体器件的共源共栅电路的一个实施例；
图2示出图示了图1中所示的共源共栅电路的操作的一种方式的时序图；
图3图示了具有第一半导体器件和第二半导体器件的共源共栅电路的另一实施例；
图4示意性地图示了根据一个实施例的第一半导体器件的区段的竖直截面视图；
图5示意性地图示了图3中所示的半导体器件的顶视图；
图6示意性地图示了根据另一实施例的第一半导体器件的区段的竖直截面视图；
图7示意性地图示了根据又一实施例的第一半导体器件的区段的竖直截面视图；
图8图示了图4中所示的半导体器件的内区的修改；
图9图示了图4，5和7中所示的半导体器件之一的外区的修改； 图10示出根据一个实施例的外区的一个区段的顶视图；
图11示出根据另一实施例的外区的一个区段的顶视图；
图12图示了第一半导体器件的内部分压器的一个实施例；
图13图示了第一半导体器件的内部分压器的另一实施例；以及图14图示了共源共栅电路的另一实施例。
【具体实施方式】
[0008]在以下详细描述中，对附图做出参考。附图形成描述的一部分并且通过图示的方式示出其中可以实践本发明的具体实施例。要理解的是，本文所描述的各种实施例的特征可以与彼此组合，除非以其它方式特别地指出。
[0009]图1图示了电子电路、特别是共源共栅电路的一个实施例。图1中所示的共源共栅电路包括第一半导体器件I和第二半导体器件2。第一半导体器件I包括第一负载节点12与第二负载节点13之间的负载路径，以及具有分压器抽头14的内部分压器。第二半导体器件2包括第一负载接口 22与第二负载节点23之间的负载路径，以及控制节点21。第一半导体器件I和第二半导体器件2的负载路径串联连接。另外，第一半导体器件I的分压器抽头14耦合到第二半导体器件2的控制节点21。
[0010]在图1中所示的实施例中，第二半导体器件2实现为MOSFET (金属氧化物半导体场效应晶体管)。在这种情况中，第一负载节点22对应于源节点，第二节点负载23对应于漏节点，并且控制节点21对应于MOSFET 2的栅节点。图1中所示的MOSFET 2被绘制为耗尽型(常通式)M0SFET。然而，将第二半导体器件2实现为常通式MOSFET仅仅是个示例。也可以使用任何其它类型的常通式晶体管器件，诸如例如JFET (结型场效应晶体管)。尽管第二半导体器件2被绘制为η型晶体管器件，但是应当指出的是，第二半导体器件2也可以被实现为P型晶体管器件。
[0011]第二半导体器件2是压控半导体器件，其取决于在控制节点(栅节点)21与第一负载节点(源节点)22之间接收到的驱动电压Vdrv2而接通和关断。第一半导体器件和第二半导体器件2串联连接使得第二半导体器件2接收到的驱动电压Vdrv2对应于第一半导体器件I的分压器抽头14和第二负载节点13之间的电压。
[0012]在图1中所示的实施例中，第一半导体器件I实现为晶体管器件，具体地为MOSFET,并且更具体地为η型M0SFET。在这种情况中，第一负载节点12是源节点，并且第二负载节点13是漏节点。第一半导体器件I还包括由实现为MOSFET的第一半导体器件的栅节点形成的控制节点11。第一半导体器件I被配置成在控制节点11与第一负载节点12之间接收驱动电压Vdrvi并且取决于该驱动电压Vdrvi的电压电平而接通和关断。图1中所示的第一半导体器件I被绘制为增强型(常断式)M0SFET。然而，第一半导体器件I不限于实现为常断式晶体管器件，而是也可以实现为常通式晶体管器件。另外，第一半导体器件I不限于实现为M0SFET，也可以使用任何其它类型的晶体管器件，诸如例如JFET、BJT (双极结型晶体管)、IGBT (绝缘栅双极型晶体管)。而且，第一半导体器件甚至不限于实现为晶体管器件，而是还可以实现为二极管。本文以下参照图3对此进行更加详细的解释。
[0013]参照图1，共源共栅电路3包括由具有第一半导体器件I和第二半导体器件2的负载路径的串联电路形成的负载路径。共源共栅电路3的该负载路径连接在共源共栅电路3的第一负载节点32与第二负载节点33之间。共源共栅电路3还包括连接到第一半导体器件I的控制节点11的控制节点31。共源共栅电路3可以用作基于在共源共栅电路3的控制节点31与第一负载节点32之间接收到的驱动电压Vdrvi而接通和关断的电子开关，其中该驱动电压等于图1中所示的实施例中的第一半导体器件I的驱动电压VDRV1。在接通状态(在下文中简称为通状态)中，共源共栅电路3的负载路径导通，使得电流可以流过负载路径。在关断模式(在下文中简称为断模式)中，负载路径阻断以便防止电流流过负载路径。
[0014]以下参照图2中所示的时序图来解释图1中所示的共源共栅电路3的操作的一种方式。仅仅出于该解释的目的，假定共源共栅电路3使其负载路径与电气负载Z串联连接，并且具有共源共栅电路3和负载Z的串联电路连接在分别接收诸如例如参考电势GND和正供电电势V+之类的供电电势的供电端子之间。然而，这仅仅是个示例。共源共栅电路3(比如常规电子开关)也可以使用在各种其它的电路拓扑(在图中未示出)中。
[0015]图2示意性地图示了第一半导体器件I的驱动电压Vdrvi和负载路径电压Vu以及第二半导体器件2的驱动电压Vdrv2和负载路径电压Vu的时序图。第一半导体器件I的负载路径电压\1是第二负载节点13与第一负载节点12之间的电压。因此，第二半导体器件2的负载路径电压\2是第二负载节点23与第一负载节点22之间的电压。
[0016]仅仅出于解释的目的，假定接通第一半导体器件I的驱动电压Vdrvi的电压电平为高电平，并且关断第一半导体器件的驱动电压Vdrvi的电压电平为低电平。在图2中，tl指代驱动电压Vdrvi将第一半导体器件I从通状态切换到断状态的时间。这通过在tl处从高电平降至低电平的驱动电压Vdrvi的电压电平来示意性地图示。在第一半导体器件I的通时间(其为驱动信号Vdrvi具有通电平的时间)期间，第一半导体器件I的负载路径电压￥。相比于阻断第一半导体器件I的能力的电压而言非常低，并且在图2中所示的负载路径电压Vu的时序图中被绘制成基本上为零(O)。因此，第二负载节点13与分压器抽头14之间的电压V13 14在第一半导体器件I的通时间期间基本上为零(O)。这使第二半导体器件2在第一半导体器件I处于通状态时处于通状态。第二负载节点13与分压器抽头14之间的电压在下文中将被称为抽头电压V13 14。第二半导体器件2的驱动电压Vdrv2对应于相反的抽头电压，也就是说
VDRV2__Vl3 14 (I)。
[0017]在本实施例中，第二半导体器件2是常通式器件，这意味着第二半导体器件2在驱动电压Vdrv2的电压电平为O时处于通状态。诸如例如图1中所示的耗尽型MOSFET之类的η型常通式晶体管器件在驱动电压的电压电平减小到负夹断电平时关断。第二半导体器件2的负夹断电平在下文中将被称为Vro2。
[0018]由于第一半导体器件I在时间tl处关断，因此第一半导体器件I的负载路径阻断，使得负载路径电压Vu开始增加。应当指出的是，在图2中，仅仅示意性地图示了负载路径电压。当负载路径电SVu增加时，驱动电压Vdrv2的电压电平首先基本上停留在零(O)处，从而导致第二半导体器件2保持通状态。当第一半导体器件I的负载路径电SVu的电平达到显著高于零(O)的电平时，抽头电压V13