Vdmos晶体管以及其集成ic、开关电路的制作方法
【技术领域】
[0001]本发明涉及集成电路领域，尤其涉及一种VDMOS晶体管以及其集成1C、开关电路。
【背景技术】
[0002]A⑶C开关电源及LED恒流驱动电源由变压器，电容，二极管，开关，以及开关器件的控制电路构成。开关器件和控制电路可以做到一个硅片上成为一颗集成电路(1C)，也可以通过把控制器和MOS管封装在一起成为一颗1C。后者的开关器件通常是VDMOS (verticaldouble-diffus1n metal-oxi de-semi conductor,垂直双扩散金属氧化物半导体)晶体管。控制电路需要有电流提供，同时也需要得到VDMOS晶体管漏极电压突变的信号，以便对MOS管进行开关控制。
[0003]现有技术中实现上述功能的电路有两种，一种是通过串联两个增强型NMOS管来实现供电和检测漏极突变电压，另一种是通过增设外围辅助绕组为控制器供电，并且通过该辅助绕组或一个增强型NMOS管来检测漏极电压突变信号。
[0004]这两种电路虽然对于实现上述目的都是可行的，但是电路复杂，功耗大，具有高损耗的缺点。
【发明内容】
[0005]本发明的主要目的在于提供一种VDMOS晶体管以及其集成1C、开关电路，旨在解决控制器与VDMOS集成电路损耗高的问题。
[0006]为实现上述目的，本发明提供了一种VDMOS(vertical double-diffus1nmetal-oxide-semiconductor,垂直双扩散金属氧化物半导体)晶体管，所述VDMOS晶体管包括一衬底，在该衬底的一面依次形成有第一栅极、第一源极、第二栅极、第二源极，在衬底的另一面上形成共用漏极；所述第一栅极、第一源极、衬底与共用漏极形成增强型管，所述第二栅极、第二源极、衬底与共用漏极形成耗尽型管。
[0007]优选的，所述衬底包括:N+娃片层和N-外延层，所述N-外延层位于N+娃片层的正上方；所述N-外延层的上表面形成有栅极结构，所述栅极结构包括栅极氧化层以及位于栅极氧化层表面的栅极多晶硅层；所述N-外延层的上表面向内形成有P阱区以及位于P阱区内的N+源区。
[0008]此外，为实现上述目的，本发明还提供了一种集成1C，所述集成IC包括控制器以及上述VDMOS晶体管；所述控制器包括第一栅极引脚、第二源极引脚、第二栅极引脚、电源引脚，所述第一栅极引脚与所述VDMOS晶体管的第一栅极相连接，所述第二源极引脚与所述VDMOS晶体管的第二源极相连接，所述第二栅极引脚与所述VDMOS晶体管的第二栅极相连接，所述电源引脚与电容的一端连接，电容的另一端接地。
[0009]优选的，所述控制器还包括第一源极引脚，所述第一源极引脚与所述VDMOS晶体管的第一源极相连接。
[0010]此外，为实现上述目的，本发明还提供了一种开关电路，所述开关电路包括:整流桥、上述集成1C、变压器、负载；所述整流桥的输出端与所述变压器的原边绕组的一端相连接；所述变压器的原边绕组的另一端与所述集成IC的一端相连接，所述集成IC的另一端接地，所述变压器的负边绕组连接负载。
[0011]本发明提供的VDMOS晶体管包括增强型管与耗尽型管，具有给外围控制电路供电以及反映漏极电压突变的功能。一方面，集成了增强型管与耗尽型管的VDMOS晶体管，相对于所述增强型管与耗尽型管独立连接所组成的结构，体积更小。另一方面，耗尽型管为外围控制电路提供工作电流，外围控制电路利用所述耗尽型管内部的耦合电容来检测VDMOS管的漏极电压突变。与现有技术相比，本发明提供的VDMOS晶体管可以驱动外围控制器工作，不需要外接复杂的电路结构就可以反映漏极电压突变。综上，相对于现有技术，本发明提供的VDMOS晶体管体积更小，电路损耗更少。
【附图说明】
[0012]图1为本发明开关电路一实施例的功能模块框图；
[0013]图2为本发明集成IC 一实施例的电路结构示意图；
[0014]图3为本发明VDMOS晶体管一实施例的电路结构示意图；
[0015]图4为本发明VDMOS晶体管一实施例的垂直结构示意图；
[0016]图5为本发明开关电路一实施例的电路结构不意图；
[0017]图6为现有技术一电路结构示意图；
[0018]图7为现有技术另一电路结构不意图。
[0019]本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
【具体实施方式】
[0020]应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0021]如图1所示，本发明提供了一种开关电路，所述开关电路包括:
[0022]整流桥11、变压器12、集成IC13、负载14 ;所述整流桥11的输入端接收交流电源输出的交流电，输出端与所述变压器12的原边绕组的一端相连接；所述变压器12的原边绕组的另一端与所述集成IC13的一端相连接，所述集成IC13的另一端接地，所述变压器12的副边绕组与所述负载14并联。
[0023]如图2和图 3 所不，上述集成 IC13 包括 VDMOS (vertical double-diffus1nmetal-oxide-semiconductor，垂直双扩散金属氧化物半导体)晶体管130与控制器131。
[0024]所述VDMOS晶体管130的电路结构包括增强型管NI与耗尽型管N2。所述增强型管NI的栅极Gl与源极SI分别构成为所述VDMOS晶体管130的第一栅极Gl与第一源极SI ;所述耗尽型管N2的栅极G2与源极S2分别构成为所述VDMOS晶体管130的第二栅极G2与第二源极S2 ;所述增强型管NI的漏极与所述耗尽型管N2的漏极相连接，构成为所述VDMOS晶体管130的共用漏极DRAIN。
[0025]上述控制器131包括第一栅极引脚P1、第一源极引脚Q1、第二栅极引脚P2、第二源极引脚Q2、电源引脚VCC以及接地引脚GND。所述第一栅极引脚Pl与所述VDMOS晶体管130的第一栅极Gl相连接，用于控制所述第一栅极Gl的电压。所述第一源极引脚Ql与所述VDMOS晶体管130的第一源极SI相连接，用于检测所述第一源极SI的电流。所述第二栅极引脚P2与所述VDMOS晶体管130的第二栅极G2相连接，用于控制以及检测所述第二栅极G2的电压。所述第二源极引脚Q2与所述VDMOS晶体管130的第二源极S2相连接，用于检测所述第二源极S2的电压。所述电源引脚VCC与外界电源相连接，或者，不与外界电源相连接。所述接地引脚GND与地线相连接。所述控制器131的电源引脚VCC构成为所述集成IC13的电源引脚VCC ;所述控制器131的接地引脚GND构成为所述集成IC13的接地引脚GND ;上述VDMOS晶体管130的共用漏极DRAIN构成为所述集成IC13的共用漏极引脚DRAIN ;所述第一源极引脚Ql与所述VDMOS晶体管130的第一源极SI相连接后引出，构成为所述集成ICl3的电流检测引脚CS。
[0026]具体地，当所述集成IC13没有启动时，所述VDMOS晶体管130的第二栅极G2与第二源极S2之间的电压差值为零，所述VDMOS晶体管130中耗尽型管N2导通，所述VDMOS晶体管130的共用漏极DRAIN与第二源极S2之间形成有导通电流，所述导通电流经所述控制器131的第二源极引脚Q2流向控制器131，所述控制器131内部的电流限制结构将所述导通电流输入所述控制器131的电源引脚VCC，所述控制器131获得所述控制器131的工作电压，所述控制器131开始工作。
[0027]所述控制器131根据其电源引脚VCC的电压值来控制所述第二栅极引脚G2的输出电压，通过G2电压值来控制所述VDMOS晶体管130的共用漏极DRAIN与第二源极S2之间的电流。当所述控制器131从S2获得的电流等于其所需的电流值时，所述控制器131的VCC电压保持稳定，所述控制器131开始稳定工作。
[0028]—方面，所述控制器131控制所述第一栅极引脚Pl输出高电平，所述VDMOS晶体管130的第一栅极Gl与第一源极SI之间的电压差值高于开启电压，所述VDMOS晶体管130中增强型管NI导通。或者，所述控制器131控制所述第一栅极引脚Pl输出低电平，所述VDMOS晶体管130的第一栅极Gl与第一源极SI之间的电压差值低于开启电压，所述VDMOS晶体管130中增强型管NI截止。
[0029]另一方面，所述VDMOS晶体管130的共用漏极DRAIN与第二源极S2之间存在耦合电容，所述VDMOS晶体管130的第二栅极G2与共用漏极DRAIN之间也存在耦合电容。所述控制器131开启并稳定工作后，当所述VDMOS晶体管130的共用漏极DRAIN的电压发生突变时，势必会引起所述耦合电容另一端电压的变化，所以相应的所述VDMOS晶体管130的第二源极S2或者第二栅极G2的电压会发生变化。由于控制器131可以检测到所述第二源极S2、第二栅极G2的电压发生了变化，又已知所述第二源极S2、第二栅极G2的电压变化为所述共用漏极DRAIN的电压突变所致，因此，控制器131可以检测到所述共用漏极DRAIN的电压突变。
[0030]本发明提供的集成IC包括控制器和VDMOS晶体管。由于当耗尽型管的栅极与源极之间的电压差值为零时，所述耗尽型管即可导通并且形成有导通电流，因此所述VDMOS晶体管中耗尽型管可以为所述控制器提供工作电流。一方面，利用所述增强型管的导通原理，所述控制器通过控制第一栅极引脚输出高低电平来控制所述VDMOS晶体管的开关。另一方面，利用所述VDMOS晶体管中耗尽型管的漏极与源极、栅极与漏极之间的耦合电容，所述控制器可以检测出所述VDMOS晶体管的共用漏极的电压突变。本发明提供的集成IC在整个运行过程中，不与外界电源相连接即可稳定工作，不增加外围电路就可以检测出VDMOS晶体管的共用漏极电压突变，相对于现有技术，本发明提供的集成IC具有电路损耗小的特点。
[0031]进一步的，如图4所不，上述VDMOS晶体管的垂直结构包括一衬底，在该衬底的一面依次形成有第一栅极G1、第一源极S1、第二栅极G2、第二源极S2，在衬底的另一面上形成共用漏极DRAIN ;所述第一栅极G1、第一源极S1、衬底与共用漏极DRAIN形成增强型管NI ;所述第二栅极G2、第二源极S2、衬底与共用漏极DRAIN形成耗尽型管N2。
[0032]所述衬底包括N+娃片层和N-外延层，所述N-外延层位于N+娃片层的正上方；所述N-外延层的上