具有垂直沟道的半导体集成电路器件及其制造方法
【专利说明】具有垂直沟道的半导体集成电路器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2014年7月9日提交给韩国知识产权局的申请号为10-2014-0086098的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]实施例涉及一种具有垂直沟道的半导体集成电路器件及其制造方法，更具体而言涉及一种具有围绕式接触结构的垂直沟道的半导体集成电路器件及其制造方法。
【背景技术】
[0004]存储器件通常被提供作为计算机或其他电子装置的内部半导体集成电路器件。众所周知，存储器件的典型例子包括随机存取存储器(RAM)、只读存储器(R0M)、动态RAM (DRAM)、同步DRAM (SDRAM)、闪存和可变电阻式存储器件。可变电阻式存储器件可以包括可编程导电存储器件、电阻式RAM(ReRAM)和相变RAM(PCRAM)。
[0005]非易失性存储器件诸如PCRAM可以在广泛的电子应用中被使用以提供高集成度、高可靠性和低功率消耗。
[0006]可变电阻式存储器件是非易失性存储器件的一个例子。可变电阻式存储器件可以包括矩阵式排列的多个存储器单元。存储器单元可以包括接入器件诸如二极管、场效应晶体管(FET)或双极面结型晶体管(BJT)，并且可以被耦合至沿阵列的行布置的字线。存储器单元中的存储元件可以被耦合至沿阵列的列布置的位线。存储器单元的接入器件可以选择耦合到给定存储器单元中的栅极的字线，并且所述给定存储器单元可以通过行译码器而被访问，所述行译码器激活耦合至所述给定存储器单元的行。
[0007]目前，具有3D垂直沟道结构的晶体管由于其能够提升高集成度的性能而被青睐作为存储器单元的接入器件。众所周知，具有3D垂直沟道结构的晶体管可以包括柱形有源区、形成在有源区周围的栅极、形成在有源区的上部且位于比栅极更高水平高度的漏极、以及形成在有源区的下部且位于比栅极更低水平高度的源极。可替选地，源极可以形成在与有源区的下部接触的半导体衬底中。加热电极、可变电阻层和位线顺序地形成，并且它们电耦合到晶体管的漏极，因此完成电阻式存储器单元。
[0008]为了获取漏极和加热电极之间的欧姆接触，在漏极和加热电极之间形成用于欧姆接触层的硅化物层。目前，继续致力于改进可变电阻式存储器件中的工作电流，因此已经提出了用于改善漏极和硅化物层之间的接触面积的技术。
【发明内容】
[0009]根据一个实施例，提供一种制造半导体集成电路器件的方法。在半导体衬底中形成多个有源线。在有源线的侧壁上形成比每个有源线具有更低高度的栅电极。在有源线之间掩埋第一绝缘层，所述第一绝缘层具有比有源线的高度更低且比栅电极的高度更高的高度，以及在有源线的侧表面和暴露上表面上形成硅化物层。
[0010]根据一个实施例，提供一种制造半导体集成电路器件的方法。形成多个有源线以在具有第一导电类型的半导体衬底上彼此平行延伸。在有源线的侧壁上形成比每个有源线具有更低高度的线形栅电极。在有源线之间间隙填充比栅电极具有更高高度且比有源线具有更低高度的第一绝缘层。将具有与第一导电类型相反的第二导电类型的杂质注入到由栅电极和有源线之下的半导体衬底暴露的有源线中，以在有源线的上部形成漏极区，且在半导体衬底中形成源极区。形成硅化物层以覆盖漏极区的上表面，并且包围漏极区的侧表面，以及在有源柱之间间隙填充第二绝缘层。使用大体垂直于有源线的掩模来刻蚀有源线的暴露部分以定义有源柱。
[0011 ] 根据一个实施例，提供一种半导体集成电路器件。所述半导体集成电路器件可以包括:有源柱，其上部形成有漏极区且源极区形成于其下的半导体衬底中；栅电极，以双线形式形成以包围有源柱的两个相对侧表面；以及硅化物层，形成为覆盖有源柱的与漏极区相对应的上表面并且包围有源柱的与上表面邻接的侧表面。
[0012]这些和其他特点、方面和实施例在以下题为“【具体实施方式】”的部分描述。
【附图说明】
[0013]实施例的上述和其他方面、特征和优点将结合附图从以下详细描述中更好地理解，其中:
[0014]图1A至11A是说明依据一个实施例的制造具有垂直沟道的半导体集成电路器件的方法的平面图；
[0015]图1B至11B是分别说明沿图1A至11A的b_b’线截取的制造半导体集成电路器件的方法的截面图；
[0016]图1C至11C是分别说明沿图1A至11A的c_c’线截取的制造半导体集成电路器件的方法的截面图；
[0017]图9D至11D是分别说明沿图9A至11A的d_d’线截取的制造半导体集成电路器件的方法的截面图；以及
[0018]图12是说明依据一个实施例的有源柱的立体图。
【具体实施方式】
[0019]在下文中，将参考附图对示例性实施例进行详细描述。在本文中结合截面图来描述示例性实施例，所述截面图是示例性实施例(以及中间结构)的示意性图示。照此，可以想象到由于例如制造技术和/或公差而带来的在图示形状上的变化。因此，不应将示例性实施例解释为局限于本文所示的各区域的特定形状，而是可以包括例如形状的修改。在附图中，可能对各层和区域的长度和尺寸进行放大，以便于说明。附图中的相似附图标记指代相似的元件。还要理解的是，当一层被称为在另一层或衬底“上”时，其可以是直接位于所述另一层或衬底上，或者也可以存在中间层。
[0020]在本文中结合截面图和/或平面图来描述实施例，所述剖视图和/或平面图是实施例的示意性图示。然而，实施例不应解释为对本发明的范围进行限制。
[0021]参考图1A、1B和1C，在半导体衬底100上顺序地形成衬垫绝缘层105和硬掩模层110。可以将硬掩模层110和衬垫绝缘层105的预定部分图案化以定义有源区。以线形形式形成硬掩模层110，因此有源区被定义成线形形式。
[0022]可以通过使用硬掩模层110刻蚀半导体衬底100至预定深度来形成有源线L。在一个实施例中，通过刻蚀半导体衬底100至预定深度而形成有源线L，但是形成有源线L的方法不限于此。例如，在另一个实施例中，可以通过在半导体衬底100上形成额外的半导体层(未图示)并且刻蚀所述半导体层而形成有源线L。进一步，在一个实施例中，半导体衬底100可以具有第一导电类型。有源线L可以是沿半导体衬底的表面延伸的线形。
[0023]参考图2A、2B和2C，在形成有有源线L的半导体衬底100的暴露表面上形成栅绝缘层112。例如，栅绝缘层112从有源线L的侧壁之上延伸经过衬底100之上至相邻的有源线L的侧壁之上。可以通过例如氧化方法来形成栅绝缘层112，但是形成栅绝缘层112的方法不限于此。在栅绝缘层112之上形成栅导电层115。例如，栅导电层115从位于有源线L的侧壁之上的栅绝缘层112之上延伸。栅导电层115进一步在位于衬底100之上的栅绝缘层112之上延伸。栅导电层115进一步在位于相邻的有源线L的侧壁之上的栅绝缘层112之上延伸。栅导电层115可以形成为均匀厚度。
[0024]参考图3A、3B和3C，选择性地刻蚀栅导电层115，结果产生形成在有源线L的侧壁之上的初步栅电极115a。去除有源线L与相邻的有源线L之间的栅绝缘层112以暴露衬底100。结果，衬底100在初步栅电极115a与相邻的初步栅电极115a之间暴露。在暴露于初步栅电极115a和相邻的初步栅电极115a之间的半导体衬底100之上形成器件隔离层120。在一个实施例中，器件隔离层120可以包括具有与第一导电类型相反的第二导电类型的杂质区。在另一实施例中，在形成初步栅电极115a之后，可以通过使在初步栅电极115a与相邻的初步栅电极115a之间暴露的半导体衬底100凹陷至预定