三维叠层多芯片结构及其制造方法
【技术领域】
[0001]本发明是有关于一种三维叠层多芯片结构及其制造方法，且特别是有关于一种具有不同的导通状态的芯片引导块的三维叠层多芯片结构及其制造方法。
【背景技术】
[0002]三维集成电路(three-dimens1nalintegrated circuit, 3D 1C)的制造方法是将多个半导电体芯片垂直地叠层并接合，以产生单一的三维集成电路。一般来说，是将相邻芯片的边缘以阶梯状错开，以一种打线接合的方式，连接芯片上的焊垫。此外，也可采用一种石圭通孔(through-silicon via, TSV)的方式,将叠层的芯片连接。相较传统的打线接合技术，使用硅通孔叠层芯片可具有更宽的带宽与较短的连接路径，进而提高处理速度和降低功耗。
[0003]然而，一般的硅通孔叠层工艺需要对每个芯片进行多个步骤，例如光刻胶层沉积、刻蚀、二氧化硅层沉积，势垒层/种晶层沉积、图案化光刻胶、光刻胶层移除、化学机械抛光、芯片黏着的支撑/操作(support/handling die bonding)等。进行此些步骤需要花费相当多的时间及成本。再者，对于较薄的芯片，在工艺上会面临相当大的困难。
【发明内容】
[0004]本发明是有关于一种三维叠层多芯片结构及其制造方法，通过在叠层芯片前对个别芯片中的芯片引导块进行编程或图案化，使三维叠层多芯片结构中的每个芯片具有不同的导通状态。
[0005]根据本发明，提出一种三维叠层多芯片结构，包括Μ个芯片、一第一导电柱与N个第二导电柱。每一芯片具有一共享连接区与一芯片引导块。芯片包括一基板及一图案化电路层。图案化电路设置于基板上，图案化电路层包括一有源元件、至少一共享导电结构与Ν个芯片启动导电结构。共享导电结构位于共享连接区，Ν个芯片启动导电结构位于芯片引导块。第一导电柱连接Μ个芯片的共享导电结构。每一第二导电柱连接Ν个芯片启动导电结构的其中之一。Μ个芯片的芯片引导块具有不同的导通状态，Ν大于1、Μ大于2，且Μ小于或等于2的Ν次方。
[0006]根据本发明，提出一种三维叠层多芯片结构的制造方法，包括以下步骤:提供Μ个芯片，每一芯片具有一共享连接区与一芯片引导块，且包括一基板与一图案化电路层；图案化电路层设置于基板上且包括一有源元件、至少一共享导电结构与Ν个芯片启动导电结构；共享导电结构位于共享连接区，Ν个芯片启动导电结构位于芯片引导块；编程或图案化Ν个芯片启动导电结构，使Μ个芯片的芯片引导块具有不同的导通状态；叠层Μ个芯片以形成一叠层结构；刻蚀叠层结构，以形成多个导电通道；导电通道穿过共享导电结构与Ν个芯片启动导电结构；在导电通道中填入导电材料，以形成一第一导电柱与Ν个第二导电柱；第一导电柱连接Μ个芯片的共享导电结构；每一第二导电柱连接Ν个芯片启动导电结构的其中之一，其中Ν大于1、Μ大于2，且Μ小于或等于2的Ν次方。
[0007]为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0008]图1绘示本发明实施例的三维叠层多芯片结构的示意图。
[0009]图2?图13绘示本发明的三维叠层多芯片结构的一制造实施例。
[0010]【符号说明】
[0011]1:三维叠层多芯片结构
[0012]101、102、103、104、105、106、107、108:芯片
[0013]10、11:基板
[0014]111:绝缘空间
[0015]112:绝缘结构
[0016]20:图案化电路层
[0017]201:有源元件
[0018]202:共享连接区
[0019]22-1、22-2、22-3、22-4、22-5、22-6:共享导电结构
[0020]203:芯片引导块
[0021]23-1、23-2、23_3:芯片启动导电结构
[0022]204:介电层
[0023]205:凹部
[0024]30:硬掩模层
[0025]40:操作芯片
[0026]50:氧化层
[0027]60:图案化掩模
[0028]65:导电通道
[0029]71-1、71-2、71-3、71-4、71-5、71_6:第一导电柱
[0030]72-1、72-2、72_3:第二导电柱
[0031]400:叠层结构
【具体实施方式】
[0032]以下是参照所附图式详细叙述本发明的实施例。图式中相同的标号是用以标示相同或类似的部分。需注意的是，图式是已简化以利清楚说明实施例的内容，图式上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。
[0033]图1绘示本发明实施例的三维叠层多芯片结构1的示意图。在本实施例中，三维叠层多芯片结构1包括八个芯片101、102、103、104、105、106、107与108。每一芯片皆具有一共享连接区202与一芯片引导块203。此外，每一芯片也包括一基板与一图案化电路层。
[0034]以图1中的芯片108为例，芯片108包括基板11与图案化电路层20。图案化电路层20，设置于基板11上。图案化电路层20包括一有源元件201、共享导电结构22-1、22-2、
22-3、22-4、22-5、22-6与三个芯片启动导电结构23_1、23_2与23-3。共享导电结构22-1、22-2、22-3、22-4、22-5、22-6是位于共享连接区202，芯片启动导电结构23_1、23_2与23-3位于芯片引导块203。
[0035]三维叠层多芯片结构1也包括第一导电柱71-1、71-2、71-3、71-4、71-5、71-6与第二导电柱72-1、72-2、72-3。第一导电柱是用以连接八个芯片的共享导电结构。举例来说，第一导电柱71-1连接各个芯片的共享导电结构22-1。每一第二导电柱连接芯片启动导电结构的其中之一，举例来说，第二导电柱72-1连接各个芯片的芯片启动导电结构23-1。
[0036]在本发明实施例中，每个芯片的芯片引导块203皆具有不同的导通状态。举例来说，芯片101在接收到「000」的讯号时，芯片101的芯片启动导电结构23-1、23-2、23-2会启动，使芯片101导通；芯片102在接收到「001」的讯号时，芯片102的芯片启动导电结构
23-1、23-2、23-2会启动，使芯片102导通；芯片103在接收到「010」的讯号时，芯片103的芯片启动导电结构23-1、23-2、23-2会启动，使芯片103导通；芯片104在接收到「011」的讯号时，芯片104的芯片启动导电结构23-1、23-2、23-2会启动，使芯片104导通。其他芯片的导通状态在此不多加赘述。
[0037]上述各芯片的芯片引导块203的不同的导通状态，可通过编程芯片启动导电结构23-1、23-2、23-2所形成。举例来说，芯片102的芯片启动导电结构23_1是被编程为接收到讯号「0」，芯片启动导电结构23-2是被编程为接收到讯号「0」，芯片启动导电结构23-3是被编程为接收到讯号「1」，上述三个条件同时成立时才可导通，因此，只有当芯片102在接收到「001」的讯号时才会导通。透过上述方式，电子元件可通过第二导电柱72-1、72-2、72-3输入不同的讯号，用以导通特定的芯片。
[0038]在一实施例中，可通过激光修复(laser trim)、电熔丝(e-fuse)或非易失性存储器(Non-Volatile Memory, NVM),例如是闪存(FLASH)、可变电阻式存储器(resistiverandom-access memory, RRAM)对芯片启动导电结构 23-l、23_2、23_3 进行编程。
[0039]在另一实施例中，也可通过图案化工艺，使各芯片的芯片引导块203具有不同的导通状态。举例来说，可对芯片102的芯片启动导电结构23-1、23-2、23-3进行图案化，使启动导电结构23-1、23_2包括一第一金属层,启动导电结构23-3包括一第二金属层。第一金属层在接收到讯号「0」时才可导通，相对地，第二金属层在接收到讯号「1」时才可导通，因此，只有在接收到「001」的讯号时，才可将芯片启动导电结构23-1、23-2、23-3皆导通，进而启动芯片102。透过上述方式，电子元件可通过第二导电柱72-1、72-2、72-3输入不同的讯号，用以导通特定的芯片。
[0040]虽然图1的实施例是以三维叠层多芯片结构1包括八个芯片说明，但本发明并未限定于此。在其他实施例中，三维叠层多芯片结构1可包括Μ个芯片，每一芯片中的芯片引导块203皆具有不同的导通状态，且包括Ν个芯片启动导电结构，Ν大于1、Μ大于2，且Μ小于或等于2的Ν次方。
[0041]也就是说，当对Ν个芯片启动导电结构进行图案化，使芯片启动导电结构包括一第一金属层与一第二金属层其中之一。因此，Ν个芯片启动导电结构可形成2Ν种不同的导通状态。
[0042]在一实施例中，三维叠层多芯片结构1的图案化电路层20更包括一介电层204,有源元件201、共享导电结构202与芯片启动导电结构203是透过介电层204彼此隔绝。有源元件201可包括闪存电路、应用型专用电路(applicat1n specific circuit)、通用处理器、可编程逻辑设备(programmable logic device),以及上述元件与其他类型电路的组合。
[0043]共享导电结构22-1、22-2、22-3、22-4、22-5、22-6可例如是输入/输出接垫(I/Opad)与开关接垫(power pad)。虽然本发明实施例的三维叠层多芯片结构1包括六个共享导电结构22-1、22-2、22-3、22-4、22-5、22-6，但本发明并未限定于此。共享导电结构的数目可视三维叠层多芯片结构1的需求进行调整。
[0044]此外，本发明实施例的基板11可包括多个绝缘结构112，绝缘结构112是直接接触第一导电柱 71-1、71-2、71-3、71-4、71-5、71-6 与第二导电柱 72-1、72-2、72-3。透过绝缘结构 112，可防止第一导电柱 71-1、71-2、71-3、71-4、71-5、71-6、第二导电柱 72-1、72_2、72_3与基板11导通。
[0045]图2?图13绘示本发明的三维叠层多芯片结构1的一制造实施例。如图2所示，芯片101包括基板10，介电层204、有源元件201、共享导电结构22-1、22_2、22-3、2