用于压电层布置的制造方法和相应的压电层布置的制作方法
【技术领域】
[0001] 本发明设及一种用于压电层布置的制造方法和一种相应的压电层布置。
【背景技术】
[0002] 在非易失性的电子存储装置（Fe-RAM)的技术中W及在微机械中，压电材料、尤其 PZT(铅错铁酸）作为执行器与传感器材料使用。
[0003] 尽管不局限于此，但是借助PZT来阐述本发明和其所基于的问题。
[0004] 图5示出一种示例的压电PZT层布置（Schichtanor化ung)的示意性横截图，如由 US7, 164, 179B2已知的那样。 阳0化]在图5中，参考标记1表示半导体衬底、例如娃半导体衬底。由概括地借助参考标 记2表示的附着层/阻挡层2曰、下方电极层2b和可选择的胚层2c组成的层叠堆施加在半 导体衬底1的上侧OS上。所述层叠堆2W及位于其上的具有上方电极5的PZT层40完全 平地沉积在半导体衬底1上并且通过光刻法（Fotolithografie)和随后的蚀刻工艺结构 化。 W06] 层叠堆2的典型高度hi为50至500皿（纳米），PZT层40的典型高度h2为1至 5Jim(微米），而上方电极5的典型高度h3为50至400皿（纳米）。
[0007] 通过PZT薄层多堆在机械执行机构的领域中的使用能够实现，在更低的运行电压 时增大机械偏移。由此，对于作为传感器材料的使用可W提高探测机械变形时的敏感度。
[0008] 电极和其它辅助层的对于作为执行器的使用需要的层高度hi、h2和h3导致大于 1Jim的地形（Topografie)，运在依赖于平的表面的现代的CMOS工艺中阻碍集成。此外，通 过所述地形使PZT薄层多堆的制造困难。
【发明内容】
[0009] 本发明创造根据权利要求1所述的用于压电层布置的制造方法和根据权利要求 13所述的相应的压电层布置。
[0010] 优选的扩展方案是从属权利要求的主题。
[0011] 本发明所基于的构思是压电层布置借助结构化的绝缘材料、例如氧化物，结合CMP 步骤（化学机械打磨）、也已知为大马±革工艺值amascene-Process)的制造。由此，可W 产生无地形的表面，运在现代的ASIC工艺中能够实现进一步加工并且还能够实现ASIC材 料和执行器材料或者传感器材料在忍片中的整体集成。
[0012] 根据一种优选实施方式，在沉积压电层之前结构化所述第一电极层。在压电层的 稍后沉积之前的结构化具有W下优点：例如借助下方电极层可W实现布线层。
[001引根据另一种优选实施方式，在构造贯通开口（Durc'hgangs6ffnung)之前在所述 第一绝缘层上沉积开始层或者在构造贯通开口之后沉积开始层，所述开始层覆盖绝缘层的 上侧或者覆盖绝缘层的上侧和贯通开口的侧壁，其中压电层沉积在开始层上并且沉积在贯 通开口内的第一电极层上。运能够实现压电层的无晶体缺陷的构造。
[0014] 根据另一种优选实施方式，背侧打磨（Rilckpolieren)在开始层上停止。运能够实 现精确的打磨停止。
[0015] 根据另一种优选实施方式，在背侧打磨之后与第二电极层一同结构化第一绝缘层 上的开始层。
[0016] 根据另一种优选实施方式，在背侧打磨之后去除开始层并且背侧减薄 (rilck加nnen)压电层区域。因此，在压电层区域的上方部分中能够去除可能的晶体缺陷。
[0017] 根据另一种优选实施方式，第二绝缘层沉积在第一绝缘层和第一电极层上。所述 第二绝缘层可W起保护层的作用或者起另一大马±革步骤的基础的作用。
[0018] 根据另一种优选实施方式，在第一和第二绝缘层中构造至第一电极层的接通孔并 且在第二绝缘层中构造至第二电极层的第二接通孔。因此，能够与上侧平行地接通电极层。
[0019] 根据另一种优选实施方式，在敞开接通孔之前在第二绝缘层中构造另一贯通开口 W在所述另一贯通开口内暴露第二电极层，在第二绝缘层上并且在另一贯通开口内的第二 电极层上构造另一压电层，背侧打磨所得到（resultierende)的结构W构造另一平的表 面，在所述表面上暴露由第二绝缘层包围的另一压电层区域，并且沉积并且结构化接通另 一压电层区域的第=电极层。因此，能够连续地借助类似的工艺步骤制造多叠堆。
[0020] 根据另一种优选实施方式，在第二绝缘层和第=电极层上沉积第=绝缘层。所述 第=绝缘层又可W起保护层的作用或者起另一大马±革步骤的基础的作用。
[0021] 根据另一种优选实施方式，在第=电极层上至少还构造另一由第=绝缘层包围的 压电层区域。
[0022] 根据另一种优选实施方式，第一电极层和/或第二电极层和/或第S电极层构造 为层叠堆。运增大附着能力。
【附图说明】
[0023] W下借助在附图的示意图中所说明的实施例进一步阐述本发明。附图示出：
[0024] 图la)-f):根据本发明的第一实施方式的用于压电层布置的制造方法的方法阶 段的示意性剖面图；
[00巧]图2a)-d):根据本发明的第二实施方式的用于压电层布置的制造方法的方法阶 段的示意性剖面图；
[00%] 图3 :根据本发明的第S实施方式的用于压电层布置的制造方法的方法阶段的示 意性剖面图；
[0027] 图4a)、b):根据本发明的第四实施方式的用于压电层布置的制造方法的方法阶 段的示意性剖面图； 阳02引图5 :-种示例的压电层布置的示意性剖面图，如由US7, 164, 179B2已知的那样。【具体实施方式】
[0029] 在附图中，相同的参考标记表示相同或功能相同的元素。
[0030] 图la)-f)示出根据本发明的第一实施方式的用于压电层布置的制造方法的方法 阶段的示意性剖面图。
[0031] 在图la)中，参考标记1表示娃晶片衬底，在所述娃晶片衬底上在第一工艺步骤中 施加对于PZT层所需要的附着层/阻挡层和胚层。运通常由作为绝缘体的二氧化娃、随后铁 /二氧化铁附着层、替代地粗或者五氧化二粗W及作为下方电极的销层组成，所述下方电极 同时起胚层的作用。由于清楚性，运些层W下概括地借助参考标记2表示为下方电极层。
[0032] 所述下方电极层2可W作为层叠堆完全平地沉积并且或者在开始时或者稍后在 工艺流程中通过适合的蚀刻工艺结构化。
[0033] PZT层的稍后沉积之前的结构化具有W下优点：例如可W借助下方电极层2的销 实现布线层，W便稍后制造至压电执行器的电接通。销的结构化例如可W通过离子束蚀刻 实现。
[0034] 在下方电级层2上沉积例如由二氧化娃构成的绝缘层3。如果绝缘层3的表面通 过位于下方的结构化的层已经具有大于100皿的地形，则运些地形应当借助连接在中间的 化学机械的打磨步骤（CM巧去除。然而，所述中间步骤是可选择的。残留绝缘层的厚度限 定压电层区域的稍后的层厚度并且必须进行相应地调节。典型的层厚度位于500皿至Sym 的范围中。
[0035] 随后，继续参照图la)借助光刻法和蚀刻方法来结构化绝缘层3。因此，制造贯通 开口 10,在所述贯通开口 10中完全去除绝缘层3并且使下方电极层2暴露。
[0036] 继续参照图化），在下一个工艺步骤中，压电层4、在此PZT层完全平地沉积。为此， 作为方法可W使用脉冲的激光束蒸发（PLD)法、交变场喷涂（RF-PVD)法、金属有机的气相 外延（MOCVD)法或者溶胶凝胶（CSD)法。在此，压电层4的所沉积的层厚度应当大于先前 所沉积的绝缘层3的所述厚度。
[0037] 在绝缘层3上的区域中，在所述区域中压电层4没有位于下方的胚层（在此销）地 增长，在此在晶体结构中可能出现干扰，如通过图化）中的小裂纹C所表明的那样。但是， 在随后的工艺步骤中再次去除所述小裂纹C。可能的（没有示出的）在贯通开口 10的边缘 处的微裂纹同样不危急。
[0038] 继续参照图Ic)，实现压电层4的结构化，其方式是，借助化学机械的打磨去除绝 缘层3的贯通开口 10外的压电材料。在此，符合目的地选择CMP悬浮，所述CMP悬浮在压 电材料和绝缘层3的材料之间提供尽可能大的选择性。如在图Ic)中示出的那样，在所述 结构化工艺之后存在无地形的、平的表面0F，在所述表面上暴露由绝缘层3围绕的压电的 PZT层区域4曰。
[0039] 如在图Id)中示出的那样，在另一工艺步骤中沉积并且结构化上方电极层5,所述 上方电极层优选同样由销组成。
[0040] 随后，根据图Ie)在所得到的结构上还沉积第二绝缘层6,所述第二绝缘层同样由 二氧化娃或者同样由氮化娃组成。作为替代的纯化，使用氧化侣或者氮化侣。
[0041] 最后参照图If)，在绝缘层3、6中蚀刻至下方电极层2的或者至上方电极层5的接 通孔V1、V2。
[0042] 图2a)-d)示出根据本发明的第二实施方式的用于压电层布置的制造方法的方法 阶段的示意性剖面图。
[0043] 在第二实