半导体装置以及半导体装置的制造方法
【技术领域】
[0001]本发明涉及半导体装置以及半导体装置的制造方法。
【背景技术】
[0002]以往，作为工业用设备、汽车、家用电器等使用的功率半导体装置，已知有IGBT(Insulated GateBipolar Transistor:绝缘栅双极晶体管)。功率半导体装置中，特别是IGBT具有良好的栅极控制性，且由于具有电导调制效应而能实现低导通电压。此外，作为功率半导体装置的M0S栅(由金属-氧化物-半导体构成的绝缘栅)结构，广泛已知有在半导体基板上呈平板状地设置M0S栅的平面栅结构、以及在形成在半导体基板上的沟槽内填入M0S栅的槽栅结构这两种结构。
[0003]槽栅结构能形成得比平面栅结构更精细的单元结构。此外，槽栅结构中不存在平面栅结构所特有的JFET区(在由相邻的p型基极区所夹的区域中、电流集中的部分)。因此，在槽栅结构中，能使导通电压比平面栅结构更低。此外，在IGBT处于导通状态时，成为导通损耗的导通电压的压降的大半部分是漂移层上的电压降。因此，通过尽可能地将载流子(电子、空穴)限制在漂移层、即增强所谓的IE(Inject1n Enhancement:注入增强)效果，也能降低导通电压。
[0004]在具有该IE效果的表面结构中具有如下结构(下面设为第一现有结构):例如在条状的平面布局内以狭小间距配置多个沟槽，在P-型基极区的、夹在相邻沟槽间的区域(以下设为台面部)中，在沟槽呈条状延伸的第一方向上以一定间隔交替重复地配置Π+型发射极区域和P++型接触区域(contact reg1n)(以下设为第一现有结构)。通过采用第一现有结构，从而能在维持台面部上的n+型发射极区域的占有面积的状态下使台面部精细化(缩小台面部的、与第一方向正交的第二方向的宽度(沟槽间的距离))，从而能在维持导通电压Von的同时提高IE效果。
[0005]此外，在台面部的中央部以沿第一方向延伸的直线状的平面布局配置p++型接触区域并在P++型接触区域与沟槽之间配置n+型发射极区域的结构(以下设为第二现有结构)中，P++型接触区域向沟道部的回流会导致阈值电压Vth上升，因此台面部的精细化存在着限制。P++型接触区域向沟道部的回流是指，P++型接触区域向P-型基极区域的、夹在n+型发射极区域与η-型漂移层之间的部分(ρ-型基极区域的、形成沟道(η型反转层)的沟槽侧壁附近)扩散。通过采用上述第一现有结构，从而即使在产生Ρ++型接触区域向沟道部的回流的情况下，也能抑制阈值电压Vth的上升，并能使台面部精细化。
[0006]接着，以第一现有结构为例，对具有IE效果的现有的表面结构进行说明。图17是表示现有的半导体装置的槽栅结构的平面布局的俯视图。图18是表示图17的切割线AA-AA’处的剖面结构的剖视图。图19是表示图17的切割线处的剖面结构的剖视图。图20是表示图17的切割线CC-CC’处的剖面结构的剖视图。切断线AA-AA’通过沟槽103以及p++型接触区域107。切断线通过沟槽103以及n+型发射极区域106。切断线CC-CC’通过n+型发射极区域106以及P++型接触区域107。图17中省略了栅极绝缘膜、层间绝缘膜、源极电极以及钝化膜的图示。
[0007]如图17?20所示，设置有多个贯穿p-型基极区域102并到达η-型漂移层101的沟槽103。多个沟槽103配置在条状的平面布局区中。在沟槽103的内部，隔着栅极绝缘膜104填入栅极电极105。在夹在相邻的沟槽103之间的台面部上，以规定的间隔在沟槽103呈条状延伸的第一方向上交替重复配置η+型发射极区域106和ρ++型接触区域107。η+型发射极区域106以及ρ++型接触区域107均在与第一方向正交的第二方向上具有到达两侧的沟槽103侧壁的宽度。
[0008]接着，以形成第一现有结构的情况为例对现有的半导体装置的制造方法进行说明。图21?23是表示现有的半导体装置的制造过程中的状态的剖视图。图21?23示出了图17的切断线CC-CC’处的制造过程中的剖面结构。首先，如图21所示，在成为η-型漂移层101的半导体基板的表面侧形成Ρ-型基极区域102、沟槽、栅极绝缘膜、以及栅极电极。接着，在基板表面形成使与η+型发射极区域106的形成区域相对应的部分开口的抗蚀剂掩膜(未图示)。接着，将该抗蚀剂掩膜作为掩膜进行η型杂质的离子注入，在相邻的沟槽间所夹的台面部上以一定间隔在第一方向上选择性地形成η+型发射极区域106。
[0009]接着，如图22所示，在基板表面形成使与ρ++型接触区域107的形成区域相对应的部分开口的抗蚀剂掩膜111。以规定间隔空出在第一方向上相邻的η+型发射极区域106与Ρ++型接触区域107的掩膜上的间隔W101。接着，将抗蚀剂掩膜111作为掩膜来进行ρ型杂质的离子注入112。图22中，ρ-型基极区域102的表面附近的虚线表示通过离子注入112注入的ρ型杂质。通过该离子注入112,从而在第一方向上相邻的各η+型发射极区域106之间形成与η+型发射极区域106分别隔开的ρ++型接触区域107。接着，在将抗蚀剂掩膜111去除后，通过进行用于使杂质扩散的热处理(热扩散处理)工序、形成构成元件结构的其余各部分的工序等，从而完成槽栅型IGBT。
[0010]此外，作为具有ΙΕ效果的其它表面结构，提出了如下这种结构:在与虚拟沟槽区域正交的方向上呈条状地设置发射极层，该虚拟沟槽区域与和栅极电极相连的有效栅沟槽区域以及和栅极电极相隔开沟槽(例如参照下述专利文献1)。在下述专利文献1中，通过使沟槽间距和发射极区域的宽度最优化，从而确保RBSOA (Reverse Bias Safe OperatingArea:反向偏置安全工作区)耐量，抑制了饱和电流的偏差。
[〇〇11]此外，作为具有IE效果的其它表面结构，提出了以下结构。在ρ型基极区域的表面，高杂质浓度的η型发射极区域以及ρ型接触区域与沟槽的侧面相接，并沿着沟槽的长边方向(沟道宽度方向)交替形成。Ρ型接触区域具有不与η型发射极区域的边缘部分相接的图案，其中，该η型发射极区域与形成沟道的沟道相接(例如参照下述专利文献2(第0069、0177 段、图 31))。
现有技术文献专利文献
[0012]专利文献1:日本专利特开2009-026797号公报专利文献2:日本专利特开平11 一 345969号公报
【发明内容】
发明所要解决的技术问题
[0013]然而，在上述第一现有结构(参照图17?23)中，若在第一方向上相邻的n+型发射极区域106与p++型接触区域107的间隔W102因掩膜的图案偏差或工艺偏差(以下简称为工艺偏差)而产生偏差，则会对元件特性造成较大的不良影响。例如，若在第一方向上相邻的n+型发射极区域106与p++型接触区域107的间隔W102因工艺偏差而比设计值小，则会产生P++型接触区域107向沟道部回流的情况。因此，存在n+型发射极区域106的第一方向的宽度(沟道宽度)减少、阈值电压Vth、导通电压Von上升的问题。
[0014]另一方面，若在第一方向上相邻的n+型发射极区域106与P++型接触区域107的间隔W102因工艺偏差而大于设计值，则n+型发射极区域106会向残留在n+型发射极区域106与p++型接触区域107之间的p-型基极区域102扩散，n+型发射极区域106在第一方向上的宽度会变大。因此，存在短路耐量、闩锁耐量(以下统称为破坏耐量)降低的问题。此外，在功率半导体装置中，除了低导通电压以外，还要求高速开关特性，与低导通电压Von具有权衡关系的高速开关特性的改善(开关损耗EofT的降低)也成为重要的课题。
[0015]本发明为了解决上述现有技术的问题，其目的在于提供一种半导体装置以及半导体装置的制造方法，能实现精细化，并维持导通电压与开关损耗之间良好的权衡关系，同时能防止阈值电压和导通电压上升，并能防止破坏耐量降低。
解决技术问题所采用的技术方案
[0016]为了解决上述问题，实现本发明的目的，本发明的半导体装置的制造方法中，该半导体装置具有槽栅结构，该槽栅结构具备第一导电型的第一、第三半导体区域以及第二导电型的第二、第四半导体区域，该半导体装置的制造方法具有以下特征。所述第2半导体区域选择性地设置于所述第1半导体区域的一个面侧。设有多个在深度方向上贯穿所述第二半导体区域并到达所述第一半导体区域的沟槽沟道。多个所述沟槽以条状的平面图案来进行配置。在所述沟槽内部隔着栅极绝缘膜设有栅极电极。所述第三半导体区域选择性地设置在所述第二半导体区域的、夹在相邻的所述沟槽间的台面部上。所述第四半导体区域与所述第三半导体区域相接地设置在所述台面部上。所述第四半导体区域的杂质浓度比所述第二半导体区域的杂质浓度高。在制造上述槽栅结构的半导体装置时，首先进行在所述台面部上以规定间隔在所述沟槽呈条状延伸的第一方向上选择性地形成所述第三半导体区域的第一工序。接着进行在所述台面部的、夹在所述第一方向上相邻的所述第三半导体区域之间的整个部分上形成杂质浓度高于所述第二半导体区域的第二导电型的第五半导体区域的第二工序。接着进行在所述第五半导体区域内部与所述第三半导体区域相隔开的位置选择性地形成杂质浓度高于所述第五半导体区域的所述第四半导体区域的第三工序。接着进行在所述第一方向上相邻的所述第五半导体区域，使所述第三半导体区域与所述第四半导体区域扩散并接触，以使得所述第三半导体区域与所述第四半导体区域在所述第一方向上交替重复地配置的第四工序。。
[0017]此外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在所述第四工序中，在所述第三半导体区域与所述第四半导体区域的接合界面的所述第一半导体区域一侧残留所述第五半导体区域。
[0018]此外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在所述第二工序中，以所述第三半导体区域的深度以下的深度形成所述第五半导体区域。
[0019]此外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在所述第二工序中，形成比所述第三半导体区域的深度要深且比所述第四半导体区域的深度要浅的所述