一种快闪存储器层间介质层的填充方法
【技术领域】
[0001] 本发明涉及存储器制造工艺，尤其涉及一种快闪存储器层间介质层的填充方法。
【背景技术】
[0002] 随着半导体制备工艺的飞速发展，快闪（flash)存储器的器件特征尺寸显著减 小，由此，对存储芯片的制造工艺提出了更高要求。在NOR快闪存储器的制造工艺中，由于 采用了浮栅（Floating Gate)工艺，出现了越来越多的膜层累加结构，在送样多个膜层厚度 叠加情况下，存储芯片层间介质层（Inter Layer Dielectrics, ILD)的填充变得越来越困 难，成为影响存储器件性能的一个重要的工艺步骤。现有的填充工艺主要包括：高密度等离 子体（Hi曲 Density Plasma,皿巧化学气相沉积（Qiemical Vapor D巧osition, CVD)工 艺、高纵深比制程工艺（化曲Aspect Ratio Process, HARP)。
[0003] 皿P CVD工艺自20世纪90年代中期开始被芯片工厂采用，具有卓越的填孔能力、 稳定的淀积质量、可靠的电学特性等优点。采用等离子体（Plasma)填充ILD时，Plasma引起 的电荷不平衡可能使氧化膜与衬底间产生大的电势差，导致较大的充电电流流经氧化膜， 造成氧化膜充电损伤，随着淀积层厚度增大，氧化膜的总损伤也增大，而NOR快闪存储器中 隧穿氧化层（tunnel oxide)与衬底直接接触，因此Plasma随着淀积厚度增加会对隧穿氧 化层产生更多的损伤，降低NOR快闪存储器的可靠性。
[0004] HARP工艺采用优化的次大气压化学气相沉积（Sub-atmospheric Qiemical Vapor D巧osition，SACVD)工艺进行填充，与皿P相比，HARP填充能力更强且不存在Plasma损伤， 其缺陷在于，HARP工艺对沟槽形貌的要求非常高，若沟槽形貌差，很容易造成填充空洞，从 而影响器件可靠性，造成接触孔短路。参考图1，为现有技术提供的HARP工艺填充层间介质 层16的示意图，该快闪存储器芯片由P型衬底10、隧穿氧化层11、浮栅层12、0N0层13、控 制栅极层14、隔离层15、层间介质层16和空洞17组成，形成空洞17的原因在于，填满沟槽 之前，隔离层15的上端倾斜且边角较直，在靠近上端的地方可能造成提早堵塞，会使一些 空隙没有填充，从而在沟槽内部形成空洞17 (Void)或裂缝。因此，采用HARP填充ILD时， 可能导致产生空洞17,使相邻的接触孔短路，从而影响存储器的可靠性。
【发明内容】
[0005] 本发明提供一种快闪存储器层间介质层的填充方法，通过前期采取高密度等离子 体填充，后期采取高纵深比制程工艺填充，使等离子体填充减轻了对隧穿氧化层的损伤，W 及等离子体填充在隔离层上端边角形成的圆滑边角形貌利于高纵深比制程工艺填充，避免 了采用高纵深比制程工艺进行填充时可能出现的空洞或裂缝，相应的提高了快闪存储器的 器件可靠性。
[0006] 本发明提供了一种快闪存储器层间介质层的填充方法，包括：
[0007] 采用高密度等离子体方法，在半导体衬底上填充第一介质层；
[0008] 在所述第一介质层上，采用高纵深比制程工艺填充第二介质层。
[0009] 进一步地，所述半导体衬底由P型衬底、所述P型衬底上的隔离层和所述P型衬底 上依次叠层的隧穿氧化层、浮栅层、ONO层、控制栅极层组成。
[0010] 进一步地,所述隔贸层包括；束一隔贸层和束-隔贸层；
[0011] 其中，所述第一隔离层位于所述依次叠层的隧穿氧化层、浮栅层、ONO层、控制栅极 层的左侧，所述第一隔离层的顶部向左下方倾斜；
[0012] 所述第二隔离层位于所述依次叠层的隧穿氧化层、浮栅层、ONO层、控制栅极层的 右侧，所述第二隔离层的顶部向右下方倾斜。
[0013] 进一步地，所述隔离层的顶端至所述P型衬底的表面的总厚度和所述依次叠层的 隧穿氧化层、浮栅层、ONO层和控制栅极层的总厚度相等。
[0014] 进一步地，所述第一隔离层的左侧至所述第二隔离层的右侧的总宽度小于所述P 型衬底的宽度。
[0015] 进一步地，所述依次叠层的隧穿氧化层、浮栅层、ONO层和控制栅极层的总厚度为 2200-3050A。
[0016] 进一步地，所述隔离层为隔离氧化娃层。
[0017] 进一步地，所述第一隔离层的宽度等于所述第二隔离层的宽度。
[0018] 进一步地，所述隧穿氧化层为隧穿氧化娃层。
[0019] 进一步地，所述隧穿氧化层的厚度为8Q-100八，
[0020] 进一步地，所述浮栅层为多晶娃层。
[0021] 进一步地，所述浮栅层的厚度为500-800A。
[0022] 进一步地，所述ONO层为氧化娃-氮化娃-氧化娃层。
[0023] 进一步地，所述ONO层的厚度为UO-ISO朵。
[0024] 进一步地，所述控制栅极层为多晶娃层。
[0025] 进一步地，所述控制栅极层的厚度为1500-2000基。
[0026] 进一步地，采用高密度等离子体方法，在半导体衬底上填充第一介质层，具体包 括：
[0027] 在所述半导体衬底的P型衬底的表面、所述控制栅极层的上表面和所述隔离层的 表面形成所述第一介质层，其中，所述半导体衬底的P型衬底的表面为没有被所述隔离层 和所述隧穿氧化层占据的表面区域，所述隔离层的表面为所述第一隔离层的左侧表面和顶 部W及所述第二隔离层的右侧表面和顶部。
[0028] 进一步地，位于所述半导体衬底的P型衬底的表面、所述控制栅极层的上表面、所 述第一隔离层的顶部和所述第二隔离层的顶部的第一介质层的厚度是所述快闪存储器的 层间介质层的填充高度的20% -30%，位于所述第一隔离层的左侧表面和所述第二隔离层 的右侧表面的第一介质层的厚度是位于所述半导体衬底的P型衬底的表面的第一介质层 的厚度的5%，W在填充后，形成表面平滑、侧面平滑和所述隔离层上端边角处圆滑的填充 后半导体衬底。
[0029] 进一步地，所述第一介质层的材料和所述第二介质层的材料相同。
[0030] 进一步地，所述快闪存储器为NOR快闪存储器。
[0031] 本发明提供了一种快闪存储器层间介质层的填充方法，通过采取高密度等离子体 方法在半导体衬底上填充第一介质层，形成表面平滑、侧面平滑和隔离层上端边角处圆滑 的所述填充后半导体衬底，减轻了高密度等离子体的填充对隧穿氧化层的损伤，也相应提 高了器件的可靠性，同时等离子体填充后在隔离层上端边角形成的圆滑边角形貌利于HARP 工艺的填充，随后在第一介质层上，采取高纵深比制程工艺填充第二介质层，进而避免了采 用高纵深比制程工艺进行填充时可能出现的空洞或裂缝，也相应的提高了快闪存储器的器 件可靠性，因此本发明的填充方法采用皿P和HARP工艺，在降低Plasma对隧穿氧化层影响 的基础上，又不会造成ILD void,提高了 NOR快闪存储器的可靠性。
【附图说明】
[0032]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发 明的部分实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可W根 据送些附图获得其他的附图。
[0033]图1为现有技术提供的HARP工艺填充层间介质层16的示意图；
[0034] 图2是本发明实施例提供的一种快闪存储器层间介质层的填充方法的流程图；
[0035]图3是本发明实施例提供的预备进行层间介质层填充的半导体衬底的示意图；
[0036] 图4是本发明实施例提供的皿P CVD工艺填充第一介质层260的示意图；
[0037] 图5是本发明实施例提供的HARP工艺填充第二介质层270的示意图。
【具体实施方式】
[0038] 为使本发明的目的、技术方案和优点更加清楚，W下将参照本发明实施例中的附 图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一 部分实施例，而不