半导体装置及其制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，尤其涉及一种半导体装置及其制造方法。
【背景技术】
[0002]随着CMOS (互补金属氧化物半导体)器件尺寸的缩小，短沟道效应会造成器件的阈值电压降低，关态电流指数上升。一般通过减薄栅介质的厚度以及增加衬底掺杂浓度或者采用源漏晕(halo)结构来抑制短沟道效应，但这又会导致栅介质隧穿电流的上升和沟道载流子迁移率的退化，进而造成器件静态功耗增大，驱动性能降低。此外，栅介质的减薄还会带来严重的多晶硅耗尽效应，造成反型电荷下降，也会导致驱动电流减小。
[0003]因此，传统的“CMOS尺寸缩小”技术路线已经难以克服短沟效应带来的功耗和性能之间的矛盾，取而代之的是所谓的“扩展CMOS技术”，包括应力增强技术、高k栅介质和金属栅技术等。这些技术作为传统CMOS技术的延续，可以暂时缓解短沟效应引起的相关问题，包括迁移率退化和隧穿电流增加等。目前，应用于大规模量产的应力技术主要指工艺导致的单轴应力，对于NM0S (N型金属氧化物半导体)器件来说，有接触蚀刻停止层(contactetch stop layer, CESL)、应力记忆技术(stress memorizat1n technique, SMT)以及填埋式SiC (碳化硅)技术，而对于PM0S(P型金属氧化物半导体)器件来说则主要有填埋式SiGe(硅锗)源漏技术。但这些技术也同样受到“尺寸缩小”带来的限制，例如应力增强技术对栅间距存在强烈的依存性，在栅间距缩小的情况下，这些单轴应力技术的效果将变得越来越小，最终导致迁移率增强无法延续。
【发明内容】
[0004]本公开的一个实施例的目的之一在于提供一种Ge纳米线及其制造工艺，以提高载流子的迁移率。
[0005]根据本公开的一个方面，提供一种半导体装置的制造方法，包括:提供衬底结构，所述衬底结构包括衬底、以及在衬底中的空腔；在所述空腔中外延生长SiGe纳米线；刻蚀去除SiGe纳米线周围的衬底，以基本暴露SiGe纳米线的表面；对SiGe纳米线的表面进行氧化，以在SiGe纳米线暴露的表面上形成氧化层；去除所述氧化层；重复所述对SiGe纳米线的表面进行氧化和所述去除所述氧化层的步骤，从而形成悬置在凹槽中的Ge纳米线。
[0006]在一个实施例中，所述方法还包括:在800°C至1000°C的温度范围内对所得到的Ge纳米线进行退火。
[0007]在一个实施例中,在惰性气体或还原性气体的气氛中进行所述退火。
[0008]在一个实施例中，所述方法还包括:形成栅极结构，所述栅极结构包括位于Ge纳米线周围和位于所述凹槽的侧壁及底面上的栅极电介质层、以及位于栅极电介质层上的栅极。
[0009]在一个实施例中，所述方法还包括:在所述栅极结构两侧形成源极和漏极。
[0010]在一个实施例中，所述提供衬底结构的步骤包括:提供衬底；在衬底上形成图案化的硬掩模；以所述图案化的硬掩模为掩模对所述衬底进行刻蚀，以形成所述空腔。
[0011]在一个实施例中，所述SiGe中Ge的浓度为15原子％至95原子％。
[0012]在一个实施例中，所形成的SiGe纳米线的厚度为10nm至lOOnm。
[0013]在一个实施例中，在800°C至1000°C的温度范围内对SiGe纳米线的表面进行氧化。
[0014]在一个实施例中，所述Ge纳米线的直径为5nm至10nm。
[0015]在一个实施例中，所述Ge纳米线的长度为10nm至100nm。
[0016]在一个实施例中，所述Ge纳米线中包含η型或p型掺杂剂。
[0017]在一个实施例中，所述Ge纳米线包含η型掺杂剂时，所述装置适于形成沟道反型层器件；所述Ge纳米线包含p型掺杂剂时，所述装置适于形成无结器件。
[0018]根据本公开的另一方面，提供一种半导体装置，包括:
[0019]衬底，所述衬底中具有凹槽；以及悬置在所述凹槽中的Ge纳米线。
[0020]在一个实施例中，所述装置还包括:栅极结构，所述栅极结构包括位于Ge纳米线周围和位于所述凹槽的侧壁及底面上的栅极电介质层、以及位于栅极电介质层上的栅极。
[0021]在一个实施例中，所述装置还包括:位于所述栅极结构两侧的源极和漏极。
[0022]在一个实施例中，所述Ge纳米线的直径为5nm至10nm。
[0023]在一个实施例中，所述Ge纳米线的长度为10nm至100nm。
[0024]在一个实施例中，所述Ge纳米线中包含η型或p型掺杂剂。
[0025]在一个实施例中，所述Ge纳米线包含η型掺杂剂时，所述装置为沟道反型层器件；所述Ge纳米线包含p型掺杂剂时，所述装置为无结器件。
[0026]通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征、方面及其优点将会变得清楚。
【附图说明】
[0027]附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本发明的原理，在附图中:
[0028]图1是根据本公开一个实施例的半导体装置的制造方法的简化流程图；
[0029]图2A和2B是本公开一个实施例的衬底结构的示意截面图，该衬底结构包括衬底和在衬底中的空腔；
[0030]图3是本公开另一个实施例的衬底结构的示意截面图；
[0031]图4是本公开又一个实施例的衬底结构的示意截面图；
[0032]图5、图6A和6B是示出根据本公开的一些实施例的形成图2A和2B的衬底结构的部分工艺过程的示意截面图；
[0033]图7A和7B是示出根据本公开一些实施例的在空腔中外延生长SiGe纳米线的示意截面图；
[0034]图8是示出根据本公开一些实施例的去除SiGe纳米线周围的衬底的示意截面图；
[0035]图9A和9B是示出根据本公开另一些实施例的去除SiGe纳米线周围的衬底的示意截面图；
[0036]图10是示出对SiGe纳米线进行氧化的示意截面图；
[0037]图11是示出去除SiGe纳米线表面的氧化层的示意截面图；
[0038]图12A和12B是根据本公开一些实施例的形成Ge纳米线的示意截面图；
[0039]图13是根据本公开一些实施例的对Ge纳米线进行退火的示意截面图；
[0040]图14A、图14B、图15A和图15B是根据本公开一些实施例的形成栅极结构的示意截面图；以及
[0041]图16是根据本公开一些实施例的形成源极和漏极的示意截面图。
【具体实施方式】
[0042]现在将参照附图来详细描述本公开的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
[0043]此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
[0044]以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。
[0045]对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
[0046]应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
[0047]图1为根据本公开一个实施例的半导体装置的制造方法的简化流程图。如图1所示，在步骤101，提供衬底结构。图2A和2B分别示出了根据本公开一个实施例的沿着沟道方向和垂直沟道方向的衬底结构的示意截面图。如图2A和2B所示，该衬底结构包括衬底201，以及在衬底中的空腔202，这里，空腔202可以是一个或多个。图3示出了空腔为多个(例如两个)时的衬底结构的示意截面图，如图3所示，该衬底结构还可以包括在形成空腔202前在衬底中形成的浅沟槽隔离区203。需要指出的是，以下制造工艺均是以空腔为一个时进行描述的，并且，为了简明，并未示出浅沟槽隔离区。
[0048]此外，本公开对空腔202的形状并没有特别的限制，本领域技术人员可以根据实际需求利用现有的制造工艺在衬底中形成不同形状的空腔。在一个实施例中，空腔202沿着沟道方向的截面形状(以下简称空腔的形状)可以是“碗形”(bowl shape)，如图4所示。在其它的实施例中，空腔的形状还可以是例如，长方形、锥形、三角形等等。然而，本公开并不限于上述形状，例如，空腔的形状还可以是其它的多边形，例如八边形等等。
[0049]图5和图6示出了根据本公开一个实施例的提供衬底结构的工艺过程。如图5所示，提供衬底201。可选地，可以对衬底201进行清洗。示例性地，上述衬底可以是例如硅(Si)衬底、绝缘体上硅(SOI)衬底等等。然而，本公开并不限于此。
[0050]然后，如图6A和6B所示，在衬底201上形成图案化的硬掩模601。示例性地，该硬掩模601可以是但不限于硅的氮化物(SixNy)、硅的氧化物等。
[0051]接着，以图案化的硬掩模601为掩模对衬底201进行刻蚀，以形成图2A和2B所示的空腔。这里，可以根据衬底的主表面来选择合适的刻蚀剂，刻蚀之后再去除硬掩模601以形成图2所示的sigma(S)形空腔或图4所示的碗形空腔。需要注意的是，在某些实现方式中，图2A和2B以及图4所示的衬底结构的表面还可以包括图案化的硬掩模601，该硬掩模601可以在随后的步骤中去除。
[0052]回到图1，在步骤103，如图7A和7B所示，在空腔202中外延生长SiGe纳米线701。在一些实施例中，可以通过化学气相沉积(CVD)、金属有机化学气相沉积(M0CVD)、分子束外延(MBE)、原子层沉积(ALD)等在空腔中外延生长SiGe纳米线。可选地，外延生长SiGe纳米线之后，还可以去除衬底结构上的硬掩模(如果有的话)。作为一个非限制性示例，夕卜延生长的SiGe纳米线的厚度为约10nm至lOOnm,例如20nm、50nm、80nm。在一个具体示例中，上述SiGe中Ge的浓