一种半导体器件及其制作方法和电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法和电子
目-Ο
【背景技术】
[0002]由于大规模集成电路的发展和CMOS图像传感器(CIS)本身具有的一些优良特性，CIS —直是半导体技术领域中的研究热点，从采用前面照度(FSI)技术的图像传感器到采用背面照度(BSI)技术的图像传感器，像素(Pixel)尺寸越来越小，感光性能越来越好。3DCIS技术是在目前CIS技术基础上，将两片晶圆键合的技术，一片晶圆上制作有CIS芯片，另一片晶圆上制作有数据处理芯片，然后将两片晶圆键合在一起，来形成3D CIS芯片。这种制作方式的优势在于芯片不仅像素尺寸更小，而且数据处理更快。
[0003]但是目前作为3D 1C中的一项关键技术的晶圆水平上的Cu-Cu键合(Wafer levelCu-Cu bonding)技术存在一些问题，如图1所示，键合之后，在键合界面是有一条小的细缝，导致两片晶圆的界面不能直接键合在一起。理论上，当键合偏移(bonding shift)在一定的规定范围内，上下两片晶圆键合是可以达到很好的效果的，如图1所示。然而实际情况是，由于铜柱高度的不均匀性，以及上下两片晶圆在平面内的偏移，导致铜柱与铜柱在高温热压的键合时，会有一定的延展现象，即使上下两片晶圆的键合偏移在规定范围内，Cu—旦延展出来，就会造成铜扩散，从而使器件失效，如图2所示。
[0004]目前，如图3所示，在铜柱(Cupillar)的设计上，一般考虑一个铜柱小，另一个铜柱大，主要因为考虑键合偏移(shift)的影响。然而上述方法不能完全解决现有技术存在的问题。
[0005]因此，本发明提出了一种新的制作方法，以解决现有技术中存在的问题。
【发明内容】
[0006]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0007]为了克服目前存在的问题，本发明实施例一提供一种半导体器件的制作方法，包括:
[0008]提供第一晶圆和第二晶圆，所述第一晶圆和第二晶圆均包括基底，位于所述基底上的层间介电层和位于所述层间介电层内的接合焊盘，所述接合焊盘与层间介电层之间形成有阻挡层，其中所述第一晶圆和/或所述第二晶圆的所述阻挡层延伸至部分所述层间介电层的表面上；
[0009]进行键合工艺，以将所述第一晶圆和所述第二晶圆接合。
[0010]进一步，形成所述接合焊盘和阻挡层的方法包括以下步骤:
[0011]步骤一、在所述基底上形成层间介电层，图案化所述层间介电层，以在所述层间介电层中形成阻挡层凹槽，所述阻挡层凹槽的宽度大于预定形成的接合焊盘凹槽的宽度；
[0012]步骤二、刻蚀所述阻挡层凹槽底部的所述层间介电层，以形成所述接合焊盘凹槽；
[0013]步骤三、在所述阻挡层凹槽和接合焊盘凹槽的侧壁和底部形成阻挡层；
[0014]步骤四、采用接合焊盘材料层填充所述接合焊盘凹槽；
[0015]步骤五、进行平坦化工艺，停止于所述阻挡层凹槽底部的阻挡层表面上，以形成接合焊盘。
[0016]进一步，在所述步骤五之后还包括回蚀刻部分所述层间介电层，使所述层间介电层的顶面低于所述阻挡层的顶面的步骤。
[0017]进一步，在所述步骤三之后和步骤四之前，还包括在所述阻挡层上沉积种子层的步骤。
[0018]进一步，所述阻挡层的材料选自TaN、Ta、TiN、Ti中的一种或多种。
[0019]进一步，选用电化学镀的方法形成所述接合焊盘材料层。
[0020]进一步，所述接合焊盘的材料为金属铜。
[0021]进一步，所述键合工艺为所述接合焊盘之间的Cu-Cu键合工艺。
[0022]进一步，在所述键合工艺之后，还包括执行退火的步骤。
[0023]本发明实施例二提供一种半导体器件，其特征在于，包括:
[0024]第一晶圆和位于所述第一晶圆上方的第二晶圆，所述第一晶圆和第二晶圆均包括基底，位于所述基底上的层间介电层和位于所述层间介电层内的接合焊盘，所述接合焊盘与所述层间介电层之间形成有阻挡层，其中所述第一晶圆和/或所述第二晶圆的所述阻挡层延伸至部分所述层间介电层的表面上；
[0025]所述第一晶圆和所述第二晶圆的接合焊盘相键合。
[0026]进一步，所述接合焊盘的材料为金属铜。
[0027]进一步，所述阻挡层的材料选自TaN、Ta、TiN、Ti中的一种或多种。
[0028]本发明实施例三提供一种电子装置，包括上述的半导体器件
[0029]综上所述，根据本发明的制作方法，使用延伸至层间介电层表面上的阻挡层替代了部分接合焊盘，在晶圆键合之后，当两片晶圆水平面内的位置偏移变化时，可减小铜金属延展的长度，同时可以阻止铜扩散现象的产生，进而提高器件的键合质量和可靠性。
【附图说明】
[0030]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0031]附图中:
[0032]图1为Cu-Cu键合质量良好情况下键合界面的SEM图；
[0033]图2为Cu-Cu键合后发生Cu延展断面的SEM图；
[0034]图3为现有技术两晶圆接合的局部结构意图；
[0035]图4为根据本发明实施例一的方法依次实施的工艺流程图；
[0036]图5A-5G为根据本发明实施例一的方法依次实施所获得器件的剖面示意图；
[0037]图6为根据本发明实施例二的半导体器件的剖面示意图。
【具体实施方式】
[0038]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0039]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0040]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0041]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0042]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0043]为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0044]现有技术中晶圆水平上的Cu-Cu键合(Wafer level Cu_Cu bonding)的方法，如图3所示，首先提供第一晶圆30a和第二晶圆30b，其中第一晶圆30a和第二晶圆30b均包括键合