半导体结构的制作方法
【技术领域】
[0001]本发明涉及一种半导体结构，且特别涉及一种降低接触电阻的半导体结构。
【背景技术】
[0002]动态随机存取存储器在随着元件发展到纳米世代后，面临到的困难愈来愈多，譬如随着接触面积减小，元件电流也逐渐变小。尤其是当电容器接触窗的位置稍有偏移，而减少与元件有源区(AA)的接触面积时，问题将会更加恶化。
[0003]目前改善的方式是采用线型接触窗结构；也就是将电容器接触窗改采用线型结构，来增加接触面积。然而，如此一来就需要额外的储存节点结构来连接线型接触窗结构，并且因为制作线型接触窗结构期间，需要在化学机械抛光(CMP)制造工艺时去除较多的导电材料，所以容易对外围元件造成损害。
【发明内容】
[0004]本发明提供一种半导体结构，可降低基板与接触窗插塞之间的阻值，并避免线型接触窗结构所导致的问题发生。
[0005]本发明的半导体结构至少包括具有数个沟道的基板、位于沟道内的埋入式字线、位于埋入式字线上的隔离层、多晶硅间隙壁以及接触窗插塞，其中上述沟道之间有基板露出。埋入式字线的顶面低于基板的表面一第一距离、隔离层的顶面低于基板的表面一第二距离。多晶硅间隙壁则位在隔离层上的沟道的侧壁，以与基板直接接触。接触窗插塞位在基板上并分别与多晶硅间隙壁与基板电性相连。
[0006]在本发明的一实施例中，上述接触窗插塞包括电容器接触窗插塞。
[0007]在本发明的一实施例中，上述第二距离小于所述隔离层的厚度。
[0008]在本发明的一实施例中，上述每一多晶娃间隙壁的厚度为5nm?15nm之间。
[0009]在本发明的一实施例中，上述半导体结构还可包括基板与埋入式字线之间的一绝缘层。
[0010]在本发明的一实施例中，上述半导体结构还可包括位于多晶娃间隙壁的表面的金属硅化物层，并与接触窗插塞直接接触。所述金属硅化物层包括硅化钴层、硅化镍层或硅化钛层。
[0011 ] 在本发明的一实施例中，上述半导体结构还可包括位在基板上并横跨埋入式字线的位线。
[0012]在本发明的一实施例中，上述半导体结构还可包括位于位线的表面的金属硅化物层，其中所述金属硅化物层包括硅化钴层、硅化镍层或硅化钛层。
[0013]基于上述，本发明的结构通过多晶硅间隙壁(与金属硅化物层)，来增加接触窗插塞与基板的接触面积，所以可降低基板与接触窗插塞之间的阻值，维持阵列元件的电流量。另外，本发明使用的是孔型接触窗，所以不会面临目前线型接触窗的问题。
[0014]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
【附图说明】
[0015]图1A是依照本发明的第一实施例的一种半导体结构的剖面示意图。
[0016]图1B是依照本发明的第二实施例的一种半导体结构的剖面示意图。
[0017]图2A至图2E是依照本发明的第三实施例的一种半导体结构的制造流程剖面图。
[0018]图3A至图3C是依照本发明的第四实施例的一种半导体结构的制造流程剖面图。
[0019]图4A是图3A的半导体结构的俯视示意图。
[0020]图4B是图3C的半导体结构的俯视示意图。
[0021]其中，附图标记说明如下:
[0022]100、200:基板
[0023]100a、200a、220a:表面
[0024]102,216:埋入式字线
[0025]102a、104a、218a:顶面
[0026]104、218:隔离层
[0027]106、220:多晶硅间隙壁
[0028]108,226,310:接触窗插塞
[0029]110、208:沟道
[0030]112、230:区域
[0031]114、212:阻挡层
[0032]116、222、306:介电层
[0033]118:绝缘层
[0034]120、206a:硬掩膜
[0035]122,202:沟道隔离结构
[0036]124、304:金属硅化物层
[0037]204:高密度等离子体氧化层
[0038]206b:多晶娃掩膜
[0039]210:氧化硅层
[0040]214,300:金属层
[0041]224、308:接触窗洞
[0042]302:氮化硅顶盖层
[0043]400:位线
[0044]CA:接触面积
[0045]dl:第一距离
[0046]d2:第二距离
[0047]tl、t2:厚度
【具体实施方式】
[0048]图1A是依照本发明的第一实施例的一种半导体结构的剖面示意图。
[0049]请参照图1A，本实施例的半导体结构至少包括基板100、埋入式字线102、位于埋入式字线102上的隔离层104、多晶硅间隙壁106以及接触窗插塞108，所述隔离层104例如是SiN。在基板100中有多个沟道110，且于沟道110之间的区域112暴露出来。埋入式字线102是位在沟道110内，且其顶面102a低于基板100的表面100a第一距离dl，如80nm?lOOnm之间。另外，埋入式字线102与沟道110之间可设一层阻挡层114，如Ti/TiN。隔离层104同样位在沟道110内，且隔离层104的顶面104a低于基板100的表面100a第二距离d2，如30nm?40nm之间。在一实施例中，第二距离d2小于隔离层104的厚度tl，但本发明并不限于此。至于多晶硅间隙壁106是位在隔离层104上的沟道110的侧壁，以与接触窗插塞108直接接触。在另一实施例中，多晶硅间隙壁106的厚度t2例如约5nm?15nm之间，但本发明并不限于此。接触窗插塞108位在基板100上并分别与多晶硅间隙壁106与基板的区域112电性相连，且接触窗插塞108 —般是位在介电层116内。另外，基板100与每一埋入式字线102之间可设置绝缘层118，以降低埋入式字线102之间的干扰。而在沟道110之间的基板100上可设有硬掩膜120，其为制作沟道110时所用的蚀刻掩膜(mask)，可保留下来做为半导体结构的一部分，但本发明并不限于此；也就是说，这层硬掩膜120也可在形成多晶硅间隙壁106后移除。而且，硬掩膜120例如是SiN层。
[0050]在图1A中，有一个沟道隔离结构122位在其中两个埋入式字线102之间，以分隔基板100成为至少两个有源区，但本发明并不限于此；换句话说，基板100内可设置其他隔离结构或者不设隔离结构。
[0051]在一实施例中，如果上述半导体结构应用于动态随机存取存储器，则接触窗插塞108可为电各器接触窗插塞。
[0052]图1B是依照本发明的第二实施例的一种半导体结构的剖面示意图，其中使用与第一实施例相同的元件符号来代表相同或相似的构件。
[0053]请参照图1B，本实施例中的半导体结构除了基板100