具有超陡亚阈值摆动的隧道场效应晶体管（tfet）的制作方法
【专利说明】
【背景技术】
[0001]除非在此处进行说明，否则此处所描述的材料不是本申请权利要求的现有技术并且不因包含在该部分中而承认是现有技术。
[0002]在作为用于数字逻辑和半导体存储器的主流技术中CMOS技术中的器件尺寸在过去几十年内一直在缩小来实现改进的性能，尤其是在运行速度、动态功率耗散以及逻辑器件和存储器器件的封装密度方面的性能的改进。在CMOS设计中，能够调节各种设计参数来实现实际上的实现。示例的设计参数可以包括:关断态漏电流，其指示泄漏功率耗散；以及导通态电流，其影响运行速度。在一些设计中，可能期望在保持1_尽可能高的同时保持1_尽可能低，使得I 的比值保持得尽可能高。为了实现高值I ■和低值I _ (或者高1_以及高I 比值)，器件的亚阈值摆动可以较低，器件的亚阈值摆动可以定义为漏极电流改变一个数量级(一个十进位(decade))所需的栅极电压偏移。
[0003]在实际的CMOS设计中，短沟道效应诸如漏极诱发势皇降低(DIBL)会由于尺寸缩小(尺寸成比例地减小)而导致的大幅增加。为了降低功率密度和短沟道效应，还需要降低电源电压vDD。vDD的减小的值可能需要阈值电SvT降低，从而实现相称的器件性能。对于室温下的常规M0SFET，亚阈值摆动SS可以具有60mV/decade ((kT/q) *ln (10))的基本物理限制。由于该限制，减小VDD的值的努力可能进一步增大漏电流，并且因此，对于常规的CMOS技术，VDD实际上不能较低到远低于1.0V。
[0004]在寻找用于数字和存储器应用的具有低亚阈值摆动的替代性CMOS兼容器件以保持高1_和可接受以便进一步延伸摩尔定律的过程中，隧道场效应晶体管(TFET)显现出希望。TFET的常规的注入机理可以基于带间隧穿(BTBT)机理，与常规的M0SFET的在器件上施加60mV/decade的基本SS限制热注入机理形成对比。
[0005]尽管常规的TFET具有期望的低的SS，但是常规的TFET通常具有低导通态电流Ιον ο对于通过在隧穿区域中使用诸如SiGe或Ge的较低带隙材料来对TFET的1_性能进行各方面改进已经有所报道。各方面改进包括使用双栅极结构、高k栅极介电材料、薄硅体以及类似的方法。然而，这些类型的改进无法满足亚0.5V操作对高1_的工业需求。
[0006]发明概述
[0007]本公开一般地描述了在体硅衬底上实现锗上栅源极(GoGeS)隧道场效应晶体管(TFET)的器件结构的技术。
[0008]根据一些示例，可以描述隧道场效应晶体管(TFET)。示例的TFET器件可以包括如下中的一个或多个:衬底；形成在衬底内的p-1-n隧道结构，其中p-1-n隧道结构包括第一类型的源极区域、第二类型的漏极区域以及在漏极区域与源极区域之间的衬底的沟道区域；以及栅极电极，其通过栅极介电物与所述P-1-n隧道结构分隔开，其中栅极介电物部分地位于源极区域上方且部分地位于沟道区域上方。
[0009]根据其他的示例，可以描述用于制造隧道场效应晶体管(TFET)的方法。示例的方法可以包括:提供具有第一衬底材料的衬底；用第一类型的掺杂剂来掺杂第一衬底材料的第一区域，以形成漏极区域；减薄衬底的第一顶部，以形成阶形沟道区域；以及减薄衬底的第一顶部的一部分，以形成源极区域。示例的方法可以进一步包括:在衬底的减薄部分上方生长用第二类型的掺杂剂掺杂的第一材料的源极区域；在源极区域的顶面和沟道区域的顶面的一部分上方形成栅极介电物和栅极电极；减薄源极区域的顶面的一部分以为源极电极和侧壁间隔材料留出空间；和/或在源极区域的顶面减薄的部分上方以及部分地在漏极区域和沟道区域上方形成侧壁间隔材料，其中侧壁间隔材料基本上围绕栅极介电物和栅极电极。
[0010]根据另外的示例，可以描述用于制造隧道场效应晶体管(TFET)的系统。示例的系统可以包括沉积模块、蚀刻模块和控制器。沉积模块可以配置为接收具有第一衬底材料的衬底；用第一类型的掺杂剂来掺杂第一区域中的第一衬底材料，以形成漏极区域；在衬底的减薄部分上方来生长用第二类型的掺杂剂掺杂的第一材料的源极区域；以及在源极区域的顶面的一部分上方以及在沟道区域一部分上方形成栅极介电物。沉积模块还可以在栅极介电物上方形成栅极电极；以及在源极区域的顶面的减薄部分上方且部分地在沟道区域的漏极区域上方形成侧壁间隔材料，其中侧壁间隔材料基本上围绕栅极介电物和栅极电极。蚀刻模块可配置为减薄衬底的第一顶部，以形成阶形形状的沟道区域；减薄衬底的第一顶部的一部分，以形成源极区域；以及减薄源极区域的顶面的部分，以形成源极电极和侧壁间隔材料。控制器可配置为协调沉积模块和蚀刻模块的操作。
[0011]根据另外的其他示例，可以描述隧道场效应(FET)器件。隧道FET器件可以包括衬底和源极，其中源极底面与衬底的顶面相接，并且其中源极的第一部分具有比源极的第二部分小的厚度。隧道FET器件可以进一步包括漏极，其中漏极的底面与衬底的顶面相接，其中源极和漏极由衬底的沟道分隔开，并且其中沟道的第一表面与源极的第二部分的第一表面相接；以及栅极介电物，其中栅极介电物的底面与源极区域的第二部分的顶面以及沟道区域的顶面的部分相接。
[0012]前面的概述仅仅是示例性的，而不意在以任何方式进行限制。通过参考附图以及下面的详细说明，除了上文所描述的示例性的方案、实施例和特征之外，另外的方案、实施例和特征将变得清晰可见。
【附图说明】
[0013]通过下面结合附图给出的详细说明和随附的权利要求，本公开的前述特征以及其它特征将变得更加清晰。应理解的是，这些附图仅描绘了依照本公开的多个实施例，因此，不应视为对本发明范围的限制，将通过利用附图结合附加的具体描述和细节对本公开进行说明，在附图中:
[0014]图1A和1B示出了示例的TFET结构以及TFET结构的示例尺寸，其中具有硅或SOI衬底的锗上栅源极(GoGeS)结构被配置为超陡亚阈值摆动和高导通态电流；
[0015]图2A和2B示出了图1A所描述的GoGeS TFET结构的示例的制造阶段；
[0016]图3示出了与模型校准特性相比的GoGeSTFET结构的示例的传输特性；
[0017]图4示出了用于制造GoGeS TFET的示例系统；
[0018]图5示出了通用的计算设备，其可用于控制图4的示例的制造系统；
[0019]图6是示出可以通过诸如图5的计算设备的计算设备执行的用于制造GoGeS TFET结构的示例方法的流程图；以及
[0020]图7示出了示例的计算机程序产品的框图，
[0021]所有都是依照本文所描述的至少一些实施例来布置。
[0022]发明详述
[0023]在下面的详细说明中，将参考附图，附图构成了详细说明的一部分。在附图中，除非上下文指出，否则相似的符号通常表示相似的部件。在详细说明、附图和权利要求中所描述的示例性实施例不意在限制。可以使用其它实施例，并且可以做出其它改变，而不偏离本文呈现的主题的精神或范围。将易于理解的是，如本文大致描述且如图中所图示的，本公开的方案能够以各种不同配置来布置、替代、组合、分离和设计，所有这些都在本文中明确地构思出。
[0024]本公开一般涉及具有超陡亚阈值摆动的隧道场效应晶体管(TFET)器件以及用于制造这种TFET器件的方法、设备、系统和/或计算机程序产品。
[0025]简言之，本文所描述的技术一般涉及在体硅或绝缘体上硅(SOI)衬底上具有锗上栅源极(GoGeS)的隧道场效应晶体管(TFET)结构，用于亚0.5V(电源VDD)操作。在一些示例中，GoGeS结构可以得到增加的隧穿面积，并且因此对应的导通态电流的相应增加。为了实现超陡亚阈值摆动，通过在器件结构中选择组件尺寸，能够抑制由于栅极电场引起的横向隧穿和由于场诱发势皇降低(FIBL)引起的栅极边缘处的非均匀隧穿。通过在工艺流程中增加选择性蚀刻，示例的器件可以利用CMOS制造技术来制造。
[0026]图1A和1B示出了依照本文所描述的至少一些实施例布置的示例的TFET结构以及TFET结构的示例尺寸，其中具有硅或SOI衬底的锗上栅源极(GoGeS)结构被配置为实现超陡亚阈值摆动和高导通态电流。
[0027]根据一些实施例的隧道场效应晶体管(FET)器件，如图示100所示，可以包括源极电极102、栅极电极104、漏极电极106、源极区域108、间隔材料110、漏极区域112、衬底114和栅极介电物116中的一个或多个。间隔材料110构造为基本上围绕栅极电极104。漏极区域112可以通过掺杂衬底114中的区域来产生。源极区域108可以通过选择性生长掺杂的锗来产生，其中用与在漏极区域112中使用的掺杂材料相反类型的掺杂材料来掺杂锗(例如，源极为n，漏极为p，或者反之亦然)。
[0028]在根据一些实施例的TFET中，源极区域可以利用由第一类型的掺杂剂掺杂的锗(Ge)、锗化娃(SiGe)、砷化铟(InAs)或铟-镓-砷(InGaAs)来形成。漏极区域可以利用由第二类型的掺杂剂进行重掺杂的硅或硅锗来形成。衬底可以由通过第一类型或第二类型的掺杂剂轻掺杂的硅或锗化硅来构成。掺杂剂可通过各种技术导入半导体中，包括但不限于固态源、气体、液体旋涂、表面扩散和/或离子植入。用于硅和锗(IV族半导体)的掺杂剂可以包括作为施主的V族原子，诸如锑、磷和砷，以及作为受主的III族原子，诸如硼、铝和镓。用于砷化镓(II1-V族半导体)的掺杂剂可以包括作为施主的VI族原子和IV族原子，诸如硫，砸，碲，硅，和锗，以及作为受主的II族和IV族原子，诸如镁，锌，镉，硅，和锗。
[0029]根据本文所描述的实施例布置的示例的GoGeS TFET结构可构造为增加隧穿面积，并且因此增大导通态电流1_。为了实现超陡(即，急剧增加)亚阈值摆动，由于栅极电场引起的横向隧穿以及由于场诱发势皇降低(FIBL)引起的栅极边缘处的非均匀隧穿均可被抑制。该抑制可以通过在器件结构中选择组件尺寸来实现，通过在工艺流程中添加选择性蚀刻，这种器件结构可以利用CMOS制造技术来制造。
[0030]如图示100中的GoGeS TFET结构的剖视图所示，高度掺杂的p型Ge区域(108)、衬底(118)的一部分以及高度掺杂的η型Si区域(112)可分别构造为源极区域108、沟道区域118以及漏极区域112。此处所使用的沟道区域118指的是衬底114的位于源极区域和漏极区域之间的部分，其构造为充当沟道。虽然源极区域和漏极区域中的一者或两者可以为高度掺杂区域，但是一些示例的TFET器件可以实现在具有中等的掺杂浓度的p型体硅晶圆上。例如，用于源极、漏极和体硅衬底的掺杂浓度可以分别为