一种用于虚拟栅极的氮化硅制备方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及一种用于虚拟栅极的氮化硅制备方法。
【背景技术】
[0002]随着超大规模集成电路(VLSI)和特大规模集成电路(ULSI)的飞速发展，M0S器件的尺寸不断地减小。为增加器件的反应速度、提高驱动电流与存储电容的容量，器件中栅氧化层的厚度不断地降低。然而，随之而来的两个问题成为了阻碍集成电路进一步发展的重要因素:击穿和漏电。当技术节点到45纳米以下，传统的Poly/S1N Gate堆叠结构已经不能满足器件的漏电要求，由于漏电过大导致器件无法正常工作。
【发明内容】
[0003]针对现有技术中存在的不足，本发明提供一种用于虚拟栅极的氮化硅制备方法，用于高K虚拟栅极，并且通过引入Ar+、Xe\ C\ F\ Si\ N\ N2\ Ge+或In +IMP来增加氮化硅的膜质的疏松度，为后续的选择性干法刻蚀提供更大的工艺窗口。
[0004]本发明采用如下技术方案:
[0005]—种用于虚拟栅极的氮化硅制备方法，所述方法包括:
[0006]步骤S1:提供一衬底，在所述衬底上形成虚拟氮化硅栅极；
[0007]步骤S2:根据所述虚拟氮化硅栅极，形成PM0S金属栅极；
[0008]步骤S3:根据所述虚拟氮化硅栅极，形成NM0S金属栅极。
[0009]优选的，所述步骤S1具体包括:
[0010]步骤Slla:提供一具有隔离结构、P阱区、N阱区的CMOS晶片；
[0011]步骤Sllb:对所述CMOS晶片进行酸槽清洗后，生长一层Si02层；
[0012]步骤Sllc:于所述Si02层上沉积高K介质层，并于所述高K介质层上采用原子层沉积方法沉积氮化物层；
[0013]步骤Slid:以光刻胶作为掩膜，保留所述P阱区和所述N阱区上方的氮化物层，并进行侧墙的沉积与刻蚀；
[0014]步骤Slle:对所述P阱区与所述N阱区进行离子注入。
[0015]优选的，所述原子层沉积的工艺温度为350°C，工艺气体为DCS和NH3。
[0016]优选的，所述步骤S1具体包括:
[0017]步骤S12a:提供一具有隔离结构、P阱区、N阱区的CMOS晶片；
[0018]步骤S12b:对所述CMOS晶片进行酸槽清洗后，生长一层Si02层；
[0019]步骤S12c:于所述Si02层上沉积高K介质层，并于所述高K介质层上采用原子层沉积方法沉积氮化物层；
[0020]步骤S12d:对所述氮化物层进行离子第一注入，之后以光刻胶作为掩膜，保留所述P阱区和所述N阱区上方的氮化物层，并进行侧墙的沉积与刻蚀；
[0021]步骤S12e:对所述P阱区与所述N阱区进行第二离子注入。
[0022]优选的，所述原子层沉积的工艺温度为450°C，工艺气体为DCS和NH3。
[0023]优选的，所述步骤S12d中的第一离子注入，注入源种为Ar+或Xe +、C+或F +或Si +或N+或N2+或Ge +或In+;其中，
[0024]进行Ge+注入时注入能量为6Kev?60Kev，注入剂量为1E14?1E16，注入温度为-100°c?25°C;进行In+注入时注入能量为lOKev?60Kev，注入剂量为1E14?5E15，注入温度为_100°C?25°C;进行Ar+注入时，注入能量为3.3Kev?50Kev，注入剂量为1E14?1E16，注入温度为-100°C?25°C ;进行Xe+注入时，注入能量为llKev?60Kev，注入剂量为1E14?5E15，注入温度为-100°C?25°C ;进行C+注入时，注入能量为IKev?15Kev，注入剂量为1E14?1E16，注入温度为-100°C?25°C ;进行F+注入时，注入能量为1.6Kev?24Kev，注入剂量为1E14?5E15，注入温度为-100°C?25°C ;进行Si+注入时，注入能量为IKev?25Kev，注入剂量为1E14?1E16，注入温度为_100°C?25°C ;进行N+注入时，注入能量为IKev?15Kev，注入剂量为1E14?1E16，注入温度为_100°C?25°C ;进行N2+注入时，注入能量为2Kev?30Kev，注入剂量为1E14?5E15，注入温度为_100°C?25°C。
[0025]优选的，所述步骤S2具体包括:
[0026]步骤S21:经过镍金属硅化物工艺，形成源漏处的NiSi ；
[0027]步骤S22:沉积ILD介质层，再通过化学机械抛光工艺的研磨至氮化物栅极露出；
[0028]步骤S23:使用所述光刻胶作为掩模，以保护所述NM0S处的氮化物，经过干法刻蚀，去除PM0S处的虚拟氮化硅栅，之后使用酸槽去除剩余的氮化硅；
[0029]步骤S24:依次沉积功函数金属层、金属阻挡层和金属层，形成所述PM0S金属栅极；
[0030]步骤S25:使用化学机械抛光工艺研磨至NM0S氮化硅栅极露出。
[0031 ] 优选的，所述步骤S23中干法刻蚀的工艺气体为CH3F和/或02和/或HelOOsccm，工艺温度 60°C。
[0032]优选的，所述步骤S3具体包括:
[0033]步骤S31:使用所述光刻胶为掩模，保护所述PM0S处的金属栅，经过干法刻蚀，去除所述NM0S处的虚拟氮化硅栅，之后使用所述酸槽去除残余的氮化硅；
[0034]步骤S32:依次沉积所述功函数金属层、金属阻挡层和金属层，形成NM0S金属栅极；
[0035]步骤S33:通过化学机械抛光工艺研磨至所述ILD介质层。
[0036]优选的，所述步骤S31中的干法刻蚀的工艺气体为CH3F和/或02和/或He 100，工艺温度60 °C。
[0037]本发明的有益效果是:
[0038]本发明提供氮化硅膜来取代传统的虚拟栅极的多晶硅，用于高K虚拟栅极。氮化硅的晶粒尺寸比非晶硅的小，具有良好的表面平整性，能够改善用于沉积高K金属栅的沟槽的侧壁的平整度。另外，通过Ar+、Xe\ C\ F\ Si\ N\ N2\ Ge+或In +IMP来增加氮化硅膜的疏松度，由于改性后氮化硅膜具有更疏松的结构，能够给后续的选择性干法刻蚀提供更大的工艺窗口。
【附图说明】
[0039]图1为本发明中半导体衬底的结构示意图；
[0040]图2为本发明离子注入后CMOS结构示意图；
[0041]图3为本发明PM0S高K或金属栅极形成后的CMOS结构示意图；
[0042]图4为本发明NM0S高K或金属栅极形成后的CMOS结构示意图。
【具体实施方式】
[0043]需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。
[0044]下面结合附图对本发明的【具体实施方式】作进一步的说明:
[0045]实施例一
[0046]图1为本发明中半导体衬底的结构示意图，如图1所示，首先虚拟氮化硅栅极形成:使用具有隔离结构、P阱和N阱结构的CMOS晶片经过酸槽清洗，然后生长一层超薄二氧化硅(Si02)层，接着沉积一层高K (High K)介质层；
[0047]之后沉积原子层沉积(ALD)氮化物(Nitride)，其工艺温度为350°C，工艺气体为DCS和NH3，使用光刻胶作为掩模，保留NM0S和PM0S的ALD Nitride ；
[0048]图2为本发明离子注入后CMOS结构示意图，之后侧墙沉积和刻蚀后，再进行N+和P+等一系列离子注入，形成如图2的CMOS结构。形成虚拟氮化硅栅极后，形成PM0S高K或金属栅极(Metal Gate):主要步骤如下:经过镍金属娃化物(Nickel Salicide)工艺，形成源漏处的硅化镍NiSi ;沉积ILD介质层，再通过CMP研磨至金属硅化物(NitrideO栅极露出；使用光刻胶作为掩模，保护NM0S处的Nitride，经过干法刻蚀，其工艺气体及所对应的工艺气体含量为CH3F 250sccm，02250sccm, He lOOsccm,工艺温度60°C，去除PM0S处的虚拟氮化硅栅，然后使用酸槽去除残余的氮化硅；然后依次沉积功函数金属层、金属阻挡层和金属层，形成PM0S金属栅极；图3为本发明PM0S高K或金属栅极形成后的CMOS结构示意图，如图3所示，使用CMP研磨至NM0S氮化硅栅极露出。
[0049]最后进行NM0S高K或Metal Gate的形成:首先，使用光刻胶为掩模，保护PM0S处的金属栅，经过干法刻蚀，其中采用的工艺气体为CH3F 250sccm，02250sccm，He lOOsccm,工艺温度60°C，去除NM0S处的虚拟氮化硅栅；然后使用酸槽去除残余的氮化硅；然后依次沉积功函数金属层、金属阻挡层和金属层，形成NM0S金属栅极；图4为本发明NM0S高K或金属栅极形成后的CMOS结构示意图，如图4所示，最后通过CMP研磨至ILD介质层。
[0050]实施例二
[0051]晶体管的“高K栅介质层+金属栅极”堆叠所构成的高K金属栅(High KMetal Gate)能够解决上述问题，从而改善器件的性能。所述的金属栅的常用后栅工艺(Gate-Last)形成，所述后栅工艺的基本流程是:首先在器件中形成HighK/Si02栅极介质层，然后在HighK/Si02介质层上覆盖一层虚拟多晶娃栅极(Dummy Poly Gate)，接着沉积层间介质层(ILD)，使用化学机械抛光工艺(CMP)对层间介质层进行平坦化至露出虚拟多晶硅栅极；去除虚拟多晶硅栅极，形成沟槽，然后在所述沟槽内部形成高K栅介质层，再沉积金属层填充所述沟槽形成金属栅。
[0052]后栅工艺中，虚拟栅极的多晶娃的晶粒尺寸(Grain Size)具有关键的作用，直接影响用于沉积高K金属栅的沟槽的侧壁的平整度。良好的沟槽侧壁的平整度能够提高器件的漏电等性能。晶粒尺寸越小，越容易形成具有良好平整度的沟槽表面。常用虚拟栅极的多晶硅是使用低压化学气相沉积(LPCVD)设备，使用硅烷(SiH4)为工艺气体，在温度530°C?550°C，压力0.1Torr?0.5Torr的条件下成膜，该条件下的膜为非晶娃(Amorphous Poly)。
[0053]与实施例一主要的不同指出在于虚拟氮化硅栅极形成，其具体步骤为:使用具有隔离结构、P阱和N阱结构的CMOS晶片，如图1所述，经过酸槽清洗，然后生长一层超薄Si02层，接着沉积一层High K介质层，之后沉积ALD Nitride，其工艺温度为450°C，工艺气体为DCS和NH3，然后离子注入ALD Nitride，离子注入的源种为N+，注入能量lOKev，注入剂量1E15，然后使用光刻胶作为掩模，保留NM0S和PM0S的ALD Nitride ;侧墙沉积和刻蚀后，再进行N+和P+等一系列离子注入，形成如图2的CMOS结构。
[0054]形成虚拟氮化娃栅极后，形成PM0S高K或金属栅极(Metal Gate):主要步骤如下:经过镍金属娃化物(Nickel Salicide)工艺，形成源漏处的娃化镍NiSi ;沉积ILD介质层，再通过CMP研磨至金属娃化物(NitrideO栅极露出；使用光刻胶作为掩模，保护NM0S处的Nitride，经过干法刻蚀，其工艺气体及所对应的工艺气体含量为CH3F 250sccm，02250sccm, He lOOsccm，工艺温度60°C，去除PM0S处的虚拟氮化硅栅，然后使用酸槽去除残余的氮化硅；然后依次沉积功函数金属层、金属阻挡层和金属层，形成PM0S金属栅极；图3为本发明PM0S高K或金属栅极形成后的CMOS结构示意图，如图3所示，使用CMP研磨至NM0S氮化硅栅极露出。
[0055]最后进行N