模拟技术中的硅impatt二极管的集成的制作方法
【技术领域】
[0001]本发明一般涉及半导体器件，并且尤其涉及在模拟技术中的硅碰撞雪崩渡越时间(ΙΜΡΑΤΤ) 二极管的集成。
【背景技术】
[0002]ΙΜΡΑΤΤ 二极管是2端器件，诸如用于射频(RF)功率生成和放大中的应用。与3端器件方法相比较，ΙΜΡΑΤΤ 二极管可以被制造以具有相对小的电阻性损耗和寄生电容。因此，頂ΡΑΤΤ 二极管在高频下能够生成高RF功率，这使它对太赫(诸如高于300GHz)应用尤其有用。
[0003]如图1所示的η型頂ΡΑΤΤ 二极管具有三个不同区域，用于雪崩击穿的重掺杂Ρ++区域101、用于电荷漂移的轻掺杂Ν区域102以及用于电荷收集的重掺杂Ν++区域103。当该二极管被反向偏置时，Ν区域内的自由电子从该器件被耗尽，在Ρ++/Ν结产生峰值电场。当反向DC偏压增加时，峰值电场增强，直至两个击穿过程中的一个发生。在一个过程中，该场可以足够高以至于其施加足够的力于共价键束缚的电子以使其自由。这产生了两种载流子以贡献于电流，一种是空穴，另一种是电子。该击穿被称为齐纳击穿或隧道击穿。在第二击穿过程中，剩余的自由载流子能够从该电场中获得足够的能量并且破坏晶格中的共价键。该过程被称为雪崩击穿，并且如上所述的与晶格相互作用的每个载流子产生两个额外的载流子。当最大场变得足够大以引起雪崩时，所有三个载流子可以接着参与进一步的雪崩碰撞，引起载流子在空间电荷区域中突然倍增。
[0004]在通过高场区域中的击穿而产生载流子后，空穴将从顶部欧姆接触流出该器件，引起DC电流。电子将穿过N区域(漂移区)102并且通过底部欧姆接触而流出该器件。使用适当设计的掺杂分布，N区域102中的电场将足够高以使所有电子以其饱和速度vsat移动。由于N区域的厚度为非零，电子花费被称为渡越时间的有限时间以流出该器件。在交流(AC)条件下，来自器件内的移动电子的二极管AC电流可以滞后于施加在该二极管上的AC电压，引起AC电流和AC电压之间的相位延迟。在頂PATT 二极管中，N区域(漂移区)的厚度被适当设计以产生180度相位延迟，因此该二极管显示负阻。在此二极管与谐振电路连接后，二极管负阻可以产生振荡并生成RF功率。
[0005]通常，娃ΙΜΡΑΤΤ 二极管在台面结构(mesa structure)中垂直制造，诸如在美国专利 N0.3，896，478 中。类似结构也在美国专利 N0.3，649，386、N0.4，030，943 和 N0.4，064，620中被公开。此类台面结构仍广泛使用于当今的工作。美国专利N0.4，596，070公开一种略微不同的制造MPATT 二极管的方法，其中聚酰亚胺被用于隔离不同的有源二极管。
[0006]串联寄生电阻的两个主要源应当最小化。电阻的那些源是:(a)在衬底接触金属界面处的接触电阻；以及(b)通过集肤效应改变的衬底的串联电阻。接触电阻通过将在接触表面处的衬底中的有效掺杂水平最大化而被减小，最大化在接触表面处的衬底中的有效掺杂水平或者通过维持高水平衬底掺杂或者通过接触合金实现。最小化衬底电阻率也减小有助于串联电阻的集肤效应。为了使串联电阻最小化，二极管衬底被变薄至微米量级。
[0007]在图1中的分立台面形状(discrete mesa shape) ΙΜΡΑΤΤ 二极管难以在太赫范围内采用。在该频率范围内，最优化的二极管应当具有小于5um的二极管直径。制造具有变薄衬底的此类小二极管，同时仍能够组装该封装以具有期望的电气性能、良好的再现性和长期可靠性是存在挑战的。
【发明内容】
[0008]在所描述的示例中，在标准平面模拟工艺流程中制造的垂直頂PATT 二极管包括:由P型单晶硅组成的衬底；接触衬底的顶部表面的η型掩埋层；接触η型掩埋层的顶部表面的未掺杂层；深沟槽，其向下延伸至衬底并完全围绕该ΙΜΡΑΤΤ 二极管且将该二极管从模拟电路中的其余元件分开；覆盖晶圆的顶部表面的浅沟槽层，其中开口被包括以提供ΜΡΑΤΤ二极管的Ρ++和Ν++区域；η阱，其延伸通过浅沟槽层中的Ρ ++开口至未掺杂层并接触η型掩埋层的顶部表面；通过浅沟槽结构部分地从η阱分开的深η+区域，其中该深η+区域延伸通过浅沟槽层中的Ν++开口至未掺杂层，接触η型掩埋层的顶部表面；接触η阱的顶部的材料层，其选自高掺杂Ρ+娃、Ρ+型SiGe、n+娃上高掺杂p+娃的复合层、η型SiGe上高掺杂p+硅的复合层或η型SiGe上ρ型SiGe的复合层的群组；以及欧姆接触，其通过第一中间级(inter-level)介电材料彼此分开，并且分别接触高掺杂n+层和与η讲的顶部接触的材料层。
【附图说明】
[0009]图1是頂ΡΑΤΤ 二极管的横截面图。
[0010]图2是頂ΡΑΤΤ 二极管的平面图，根据图3至图9的示例性实施例详述在第一金属级(metal level)和第一中间级介电材料下面的结构。
[0011]图3是根据实施例的ΙΜΡΑΤΤ 二极管的穿过图2的截面Α-Α的横截面图。
[0012]图3Α至图3D是根据实施例的制造图3的頂ΡΑΤΤ 二极管的制造步骤的示图。
[0013]图4是根据另一实施例的頂ΡΑΤΤ 二极管的穿过图2的截面Α_Α的横截面图。
[0014]图5是根据另一实施例的頂ΡΑΤΤ 二极管的穿过图2的截面Α_Α的横截面图。
[0015]图6是根据另一实施例的頂ΡΑΤΤ 二极管的穿过图2的截面Α_Α的横截面图。
[0016]图7是根据另一实施例的頂ΡΑΤΤ 二极管的穿过图2的截面Α_Α的横截面图。
[0017]图8是根据另一实施例的頂ΡΑΤΤ 二极管的穿过图2的截面Α-Α的横截面图。
[0018]图9是根据另一实施例的頂ΡΑΤΤ 二极管的穿过图2的截面Α_Α的横截面图。
【具体实施方式】
[0019]图1所示的頂ΡΑΤΤ 二极管具有三个不同的区域，它们是用于击穿的重掺杂Ρ++101区域，用于电荷漂移的轻掺杂Ν区域102，以及用于电荷收集的重掺杂Ν++区域103。二极管在击穿条件下被反向偏置，并且通过在Ρ++层和Ν层之间的高场区中的雪崩生成了空穴。在Ν区域中的电场对于空穴来说足够高以使其以饱和速度移动，但足够低以防止通过碰撞电离而产生额外的电荷。空穴最终到达低场Ν++区域并且被底部欧姆接触吸收。
[0020]通常，硅頂ΡΑΤΤ 二极管在台面结构中垂直制造。这种解决方案在一些情况下起作用，但其与现代模拟加工的集成是有挑战的。
[0021]图2是頂PATT 二极管的平面图，详述根据图3至图9的示例性实施例的在第一金属级401和第一中间级介电材料402下面的结构。
[0022]图3示出了示例性实施例的具有η型頂ΡΑΤΤ二极管的半导体衬底的部分截面描绘。图3Α至图3D示出根据示例性实施例的一方面的可用于制造頂ΡΑΤΤ 二极管的工艺的各部分。该工艺的许多或全部部分可以用双极或b1-CMOS工艺实施。此外，尽管以下工艺步骤将主要关于形成η型頂ΡΑΤΤ 二极管来描述，但是根据示例性实施例的一方面也可以制造ρ型頂ΡΑΤΤ 二极管。进一步地，附图中示出的特定顺序可以被改变并且仍产生根据示例性实施例的ΙΜΡΑΤΤ 二极管。
[0023]参考图3Α，该工艺开始于提供由ρ型单晶硅301组成的衬底、如图3至图8所示形成覆盖(overlaying)并接触衬底的顶部表面的η型掩埋(NBL)层302，并且外延沉积覆盖并接触NBL层302的顶部表面