具有由金属源极/漏极和共形再生长源极/漏极导致的单轴应变的量子阱mosfet沟道的制作方法
【专利说明】具有由金属源极/漏极和共形再生长源极/漏极导致的单轴应变的量子阱MOSFET沟道
[0001]本申请是申请日为2009年12月23日、发明名称为“具有由金属源极/漏极和共形再生长源极/漏极导致的单轴应变的量子阱MOSFET沟道”的专利申请200980157706.6的分案申请。
技术领域
[0002]电路器件以及电路器件的制造和结构
【背景技术】
[0003 ]提高衬底上电路器件(例如，半导体(例如硅)衬底上的集成电路(I C)晶体管、电阻器、电容器等)的性能通常是设计、制造和操作那些器件期间考虑的主要因素。例如，在设计和制造或形成金属氧化物半导体(M0S)晶体管器件，例如互补金属氧化物半导体(CMOS)中使用的那些晶体管器件时，常常希望增强电子在N型M0S器件(n-MOS)沟道中的运动并增强带正电空穴在P型M0S器件(p-MOS)沟道中的运动。评估器件性能中的关键参数是在给定设计电压下输送的电流。这个参数通称为晶体管驱动电流或饱和电流(IDsat)。驱动电流受到包括晶体管的沟道迀移率和外部电阻的因素影响。于是，器件性能受到沟道迀移率(例如，源极和漏极之间沟道中的载流子迀移率)和外部电阻(Rext)(例如，在源极接触和漏极接触之间看到的外部电阻)的影响。
[0004]晶体管的沟道区中的载流子(即空穴和电子)迀移率可能受到沟道材料组成、掺杂和应变(例如拉应变或压应变)的影响。更大的载流子迀移率直接转化成给定设计电压和栅极长度的更大驱动电流。可以通过使沟道区的晶格发生应变来增大载流子迀移率。对于P-M0S器件，通过在晶体管的沟道区中产生压应变来提高载流子迀移率(即空穴迀移率)。对于n-MOS器件，通过在晶体管的沟道区中产生拉应变来提高载流子迀移率(即电子迀移率)。
[0005]Rext可能受到沟道材料组成、掺杂和应变的影响。Rext也可能受到源极/漏极材料组成和掺杂；源极/漏极接触组成和掺杂；以及源极/漏极接触与源极和漏极材料之间的界面的影响。可以将外部电阻称为如下之和:(1)与欧姆接触(金属到半导体和半导体到金属)相关联的电阻，(2)源极/漏极区域自身之内的电阻，(3)沟道区和源极/漏极区域之间的区域(即，尖端区域)的电阻，以及(4)初始衬底-外延层界面位置由于杂质(碳，氮，氧)污染导致的界面电阻。
[0006]—些晶体管使用了“量子阱”(QW)，例如在源极和漏极之间。量子阱是如下概念:包括沟道“堆栈”的设计，以限制MOSFET器件参与输运的载流子的能量区域。在这里，限制的能量区域(例如层)是在顶层和底层之间界定的较低带隙的区域，顶层和底层均具有更高带隙。例如，量子阱可以包括两层硅之间的一层锗(Ge)或一层硅锗(SiGe)。或者，量子阱可以包括磷化铟(InP)顶层和砷化铟铝(InAlAs)底层之间的一层铟砷化镓(InGaAs)。在每种情况下，可以将顶层描述为“缓冲”和/或顶部“势皇”层，以提供载流子在“沟道”层中的限制，还使栅极堆栈中的缺陷对沟道(例如，对于掩埋沟道结构)中载流子迀移率的散射效应最小化。而且，可以将底层描述为底部“缓冲”层，从而提供载流子在“沟道”层(例如顶层)中的限制，还通过将沟道与体(例如，对于SOI那样的方案)绝缘来改善静电完整性。
[0007]在底部缓冲层下方可以是衬底。衬底可以是体类型的衬底或绝缘体上硅(SOI)衬底。衬底可以包括QW底部缓冲下方的渐变缓冲。渐变缓冲下方可以是另一缓冲层或衬底层，例如硅处理晶片。或者，在底部势皇下方可以是绝缘层，然后是衬底，例如形成绝缘体上硅(SOI)或绝缘体上异质结构(Η0Ι)结构。通常，可以将QW底部缓冲层下方的层描述为衬底或衬底的一部分。
【附图说明】
[0008]图1是具有量子阱、栅极电介质和栅极电极的衬底一部分的示意截面图。
[0009]图2是形成层间电介质(ILD)并形成通过ILD到达沟道材料的接触开口之后的图1的不意衬底。
[0010]图3示出了在沟道材料中形成额外开口之后的图2的衬底。
[0011]图4示出了在底部缓冲上以及在沟道材料中的开口中形成硅化物材料之后的图3的衬底。
[0012]图5示出了对硅化物和沟道材料进行热处理之后的图4的衬底。
[0013]图6是曲线图，示出了具有双轴压应变和额外的单轴压应变的量子阱的模拟结果。
[0014]图7是具有量子阱的衬底一部分的示意截面图。
[0015]图8是形成通过顶部势皇和沟道层的源极和漏极开口之后的图7的示意衬底。
[0016]图9示出了在低温下在源极和漏极开口中形成再生长共形渐变的沟道材料并具有比沟道更大的晶格常数以在沟道中导致单轴应变的图8的衬底。
[0017]图10示出了形成尖端；间隔体;源极/漏极材料上的源极/漏极金属；以及栅极电极之后的图9的衬底。
[0018]图11示出了结合了图5或图10的衬底的代表性CMOS结构。
【具体实施方式】
[0019]局部应变的晶体管量子阱(QW)沟道区可以由金属源极/漏极实现，并且共形地再生长源极漏极，以在M0S晶体管的沟道区中赋予单轴应变。这样的工艺流程可能涉及到清除衬底中量子阱的沟道层的一部分(以及沟道层上方的层)，以形成衬底中与沟道量子阱相邻的结区。然后可以在结区中形成一定厚度的结材料，其中结材料的晶格间距与沟道层的沟道材料的晶格间距不同并在结区之间的沟道层中导致单轴应变。
[0020]在一些实施例中，这种单轴应变可以是沟道层中由量子阱的顶部势皇层和底部缓冲层导致的双轴应变之外的。具体而言，沟道层可以形成于底部缓冲层上，顶部势皇层可以形成于沟道层上，其中顶部势皇层和底部缓冲层均具有晶格间距与沟道材料的晶格间距不同的材料，且均导致除了单轴应变之外的沟道层中的双轴应变。
[0021 ]例如，根据参考图1-6描述的一些实施例，可以由金属源极/漏极实现局部应变的晶体管量子阱(QW)沟道区。图1是具有量子阱、栅极电介质和栅极电极的衬底一部分的示意截面图。图1示出了设备100，设备100包括衬底120，具有形成于衬底量子阱(QW)124的顶表面125上的栅极电介质144。栅极电极190形成于栅极电介质144上。QW 124包括形成于沟道层134上或接触沟道层134的顶部势皇或缓冲层132，顶部势皇或缓冲层132是或包括具有厚度T1的势皇材料。沟道层134是或包括形成于缓冲层136上或接触缓冲层136的厚度为T2的沟道材料。缓冲层136由缓冲材料制成或包括缓冲材料，具有厚度T3。缓冲层136可以形成于衬底120上或接触衬底120。栅极电介质144可以形成于层132上或接触层132。层132的表面170被示为在栅极电极190下方延伸。例如可以在半导体晶体管制造过程中进一步处理上述设备100及其部件(该制造过程涉及到一个或多个处理室)，以变成或是QW p-MOS或n-MOS晶体管的部分(例如，通过作为CMOS器件的部分)。
[0022]例如，衬底120可以包括多晶硅、单晶硅，由它们形成，利用它们沉积或从它们生长，或利用用于形成硅或其他材料基部或衬底(例如硅晶片)的各种其他适当技术来形成。例如，根据实施例，衬底120可以通过生长单晶硅衬底基部形成，或者可以通过各种适当的硅或硅合金材料的充分化学气相淀积(CVD)形成。还考虑衬底120可以包括一层或多层弛豫的、非弛豫的、渐变的和/或非渐变的硅合金材料。应该意识到，可以将本领域已知用于量子阱器件的其他衬底用于衬底120。
[0023]如图1所示，衬底120包括QW 124。量子阱124包括沟道(例如层134或沟道534)，以限制参与MOSFET器件的输运的载流子的能量区域。在这里，限制的能量区域(例如沟道)是在顶部势皇层和底部缓冲层之间界定的较低带隙的区域，顶层和底层均具有更高带隙。例如，量子阱可以包括硅层132和136之间的锗(Ge)或硅锗(S iGe)构成的层134。
[0024]能够意识到，层134可以包括适于形成晶体管器件的QW“沟道”的各种材料。例如，可以将晶体管器件的QW沟道定义为顶部下方QW 124或层136上方的层132的沟道材料且介于与电极190相邻形成的结表面之间的一部分。具体而言，可以与QW 124相邻形成源极和漏极，使得QW 124(例如，从而图5的QW 594)是源极和漏极之间的量子阱。源极和漏极均可以是结区，例如与量子阱相邻或通过量子阱(例如通过沟道层)形成的开口，然后用结材料进行填充。
[0025]Qff 124可以是在形成QW 124期间或之后通过掺杂QW 124形成的带负电荷的N型阱。具体而言，为了形成QW 124，可以利用磷化物、砷和/或锑掺杂顶表面170，以形成p-MOS晶体管(例如，CMOS器件的p-MOS器件)的N型阱。或者，为了形成QW 124，可以利用硼和/或铝掺杂顶表面120，以形成n-MOS晶体管(例如，CMOS器件的n-MOS器件)的P型讲。例如，可以通过倾斜掺杂或通过选择性掺杂来执行这里所述的掺杂，例如通过在一个或多个未选择区域上放置掩模以阻挡引入的掺杂剂进入未选择区域，同时允许掺杂剂对QW 124进行掺杂(例如，对沟道层进行掺杂)。类似地，结区可以是N型，或可以是P型结区。
[0026]图2是形成层间电介质(ILD)并形成通过ILD到达沟道材料的接触开口之后的图1的示意衬底。图2示出了设备200，包括形成于表面125、层232、电介质244和电极190上或与其接触的ILD 152、112、114和154。10) 112和114可以充当形成于栅极电极190的表面、栅极电介质144、势皇232和沟道234的表面125上的ILD材料的间隔体112和间隔体114JLD 152和ILD 154也形成于沟道234的表面125上。间隔体112和114以及ILD 152和154可以是现有技术中已知的电介质材料，例如氮化硅(Si3N4)、二氧化硅(Si02)和/或各种其他适当的半导体器件间隔材料。
[0027]图2还示出了接触开口270，包括形成于沟道层234中的侧壁表面223和220以及形成于沟道层234中的底表面222 (例如，厚度T2之内某处的沟道材料表面)。类似地，接触开口280包括形成于沟道层234中的侧壁表面210和213以及形成于沟道层234中的底表面212。
[0028]根据实施例，可以将接触开口270和280形成到与栅极电极190相邻的结区。例如，可以通过经形成于层234上的ILD层进行蚀刻来形成与栅极电极190相邻的结，并透过层234的一定厚度进行蚀刻以形成接触开口或结区凹陷。然后可以将结材料形成或沉积到结区中。
[0029]例如，可以蚀刻图1的电介质144和势皇层132以形成图2的电介质244和势皇层232。于是，电极190和电介质244具有如图2所示的宽度W1，而势皇层232具有宽度W2。然后，可以在栅极电极的剩余表面(例如，暴露的侧壁和/或顶表面)、栅极电介质、势皇层(例如，包括表面170的剩余部分)和沟道层的表面125上形成一层ILD(例如，毯层或选择性层，蚀刻前未示出)。可以将ILD描述为与顶部势皇层的一部分相邻，与形成于顶部势皇层该部分上的栅极电介质相邻，并与形成于栅极电介质上的栅极电极相邻。
[0030]接下来，可以通过ILD形成开口(例如接触开口)，到达沟道层234中，例如，通过去除ILD和沟道层的部分，以形成ILD部分152、112、114和154。在一些情况下，可以在ILD中形成开口之前，在ILD和/或电极190的顶表面上形成蚀刻掩模。可以去除掩模的部分以暴露要蚀刻的ILD顶表面的部分。可以通过经由去除了掩模部分的开口进行蚀刻来去除ILD材料和沟道材料。可以去除ILD和沟道层的第一和第二部分以形成通过ILD层并进入但不穿透沟道层的开口 270和280。于是，去除可以包括去除第一厚度，而非去除剩余厚度的沟道层。
[0031]例如，可以使用构图双操作过程，其中在第一操作中，使用光致抗蚀剂界定要去除硬掩模的区域(例如，图2的设备200上的硬掩模层)。然后蚀刻掉硬掩模的那些区域。在该蚀刻之后，去除光致抗蚀剂，执行凹陷蚀刻以形成结区270和280 (例如，蚀刻掉ILD和沟道层234的不想要的暴露部分f，例如在表面1