件测试结构及其去嵌结构;选取所述辅助器件测试结构 的去嵌平面，该去嵌平面与步骤02中所选取的去嵌平面一致，对所述辅助器件测试结构及 其去嵌结构进行S参数测试，对所述辅助测试结构进行去嵌到所选取的去嵌平面，得到所述 辅助器件测试结构的去嵌后的S参数；
[0023]步骤05:对所述辅助器件测试结构进行电学分析，提取所述辅助器件测试结构的 子电路结构，采用所述步骤04中的S参数计算得到所述辅助器件测试结构的所述子电路结 构中栅极与源区和漏区平面(PA)到所述去嵌平面之间的寄生元件值；
[0024]步骤06:根据所述MOS器件测试结构的版图和所述辅助器件测试结构的版图的对 应关系，建立电学方程，根据所述步骤05得到的寄生元件值计算得到所述MOS器件测试结构 原始模型中未被去除的寄生元件值；
[0025]步骤07:将所述MOS器件测试结构的模型中的所述源区和所述漏区的原始寄生元 件值减去所述步骤06得到的所述未被去除的寄生元件值来对所述MOS器件测试结构原始模 型进行修正，从而得到去嵌到栅极与源区和漏区平面(PA)的所述本征MOS器件的模型。
[0026]优选地，所述步骤02包括:分别对所述MOS器件测试结构及其去嵌结构进行S参数 测试，得到所述MOS器件测试结构及其去嵌结构的S参数;根据〇9611-311〇的去嵌方法，得到所 述MOS器件的测试结构的去嵌后的S参数，Y参数，Z参数。
[0027]优选地，所述步骤05中，所述采用所述步骤04中的S参数得到所述辅助器件测试结 构的子电路结构中的原始寄生元件值包括：
[0028]步骤051:分别对所述辅助器件测试结构、所述辅助开路测试结构，W及所述辅助 短路测试结构进行S参数测试，得到所述辅助器件测试结构的S参数、所述辅助开路测试结 构的S参数、W及所述辅助短路测试结构的S参数;按照09611-3110的去嵌方法，对辅助测试结 构进行去嵌，得到辅助器件测试结构的去嵌后的S参数，Y参数，Z参数；
[0029]步骤052:根据所述步骤051中得到的去嵌后的Z参数和Y参数确定第一栅极与源区 和漏区平面(PA)到所述辅助器件测试结构的去嵌平面之间的寄生电容值Cpa和寄生电阻值 化a;其中，寄生电容值Cpa和寄生电阻值化a为：
w= 2村，Rpa=Real(Z22-Z12)，其中，Imag为取虚部，f为频 率，Real为取实部，Y12为辅助器件测试结构去嵌后Y参数矩阵对应的第一行第二列数值，Zi2为辅助器件测试结构去嵌后Z参数矩阵对应的第一行第二列数值，Z22为辅助器件测试结构 去嵌后Z参数矩阵对应的第二行第二列数值。
[0031] 优选地，所述MOS器件测试结构模型的子电路结构中的原始寄生元件值包括:RcU Rs、Cgdo和Cgso;所述MOS器件测试结构原始模型中未被去除的寄生元件值包括ARd、ARs、 ACgdo和ACgso;
[0032]所述MOS器件测试结构的引出极的多个叉指在漏区的叉指指数为N，在源区的叉指 指数为N+1，所述辅助器件测试结构的引出极的多个叉指在假漏区的叉指指数为N，在假源 区的叉指指数为N+1，所述MOS器件测试结构原始模型中未被去除的寄生元件值ARcUARs、 ACgdo和ACgso与所述步骤052得到的所述寄生电容值Cpa和所述寄生电阻值化a的关系如 下：
[0033] ARd//ARs=I^pa
[0034]ARd/ARs= (r^+l)/N
[0035]ACgdo+ACgso=Cpa
[0036] ACgdo/ACgso=N/(化1);
[0037] 所述步骤06中，根据上述关系得到ARcUARs,ACgdo和ACgso。
[0038] 优选地，所述步骤07中包括:将所述MOS器件测试结构模型的子电路结构中的原始 寄生元件值Rd、Rs、Cgdo、Cgso分别减去未被去除的寄生元件值ARd、ARs、ACgdo、ACgso， 得到修正后的Rd、Rs、Cgdo、Cgso,从而对所述MOS器件测试结构原始模型进行修正，W得到 去嵌到栅极与源区和漏区平面(PA)的本征MOS器件模型。
[0039]本发明借助一组辅助器件测试结构表征现有去嵌方法无法去除的寄生因素，并使 用该寄生因素对现有去嵌方法得到的器件模型进行修正，从而完整地去除测试结构带来的 寄生因素，实现将器件的去嵌平面由后道互连线的金属平面推进到多晶娃/有源区（PA)平 面，得到本征MOS器件的模型。本发明的优点在于:将器件之外的寄生因素全部分离，即可分 别得到器件本征模型与后道寄生模型，对不同尺寸的MOS器件，有利于构建物理基scalable 的MOS器件模型，并且可W利用业界成熟的后道互连建模方案提高后道模型的精度。设计人 员在选择器件时脱离了测试结构的限制，从而提高了器件选型和版图优化的灵活性。
【附图说明】
[0040]图1为本发明的一个较佳实施例的射频MOS器件测试结构的截面结构示意图
[0041]图2为本发明的上述较佳实施例的射频MOS器件测试结构版图连接示意图和相应 的MOS器件测试结构的关键区域俯视结构示意图
[0042]图3为本发明的上述较佳实施例的开路测试结构版图连接示意图和相应的开路测 试结构的关键区域俯视结构示意图
[0043]图4为本发明的上述较佳实施例的短路测试结构版图连接示意图和相应的短路测 试结构的关键区域俯视结构示意图
[0044]图5为本发明的上述较佳实施例的MOS器件测试结构模型的子电路结构示意图
[0045]图6为本发明的上述较佳实施例的辅助器件测试结构的截面示意图
[0046]图7为本发明的上述较佳实施例的辅助器件测试结构版图连接示意图和相应的辅 助器件测试结构的关键区域俯视结构示意图
[0047]图8为本发明的上述较佳实施例的辅助开路测试结构版图连接示意图和相应的开 路测试结构的关键区域俯视结构示意图
[0048]图9为本发明的上述较佳实施例的辅助短路测试结构版图连接示意图和相应的短 路测试结构的关键区域俯视结构示意图
[0049]图10为本发明的上述较佳实施例的辅助器件测试结构的子电路结构示意图
[0050]图11为本发明的上述较佳实施例的射频MOS器件建模方法的流程示意图
【具体实施方式】
[0051]为使本发明的内容更加清楚易懂，W下结合说明书附图，对本发明的内容作进一 步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也 涵盖在本发明的保护范围内。
[0052]W下结合附图1-11和具体实施例对本发明作进一步详细说明。需说明的是，附图 均采用非常简化的形式、使用非精准的比例，且仅用W方便、清晰地达到辅助说明本实施例 的目的。
[0053] 本实施例中，请参阅图1，M0S器件测试结构包括本征MOS器件、位于所述本征MOS器 件上的第一互连层、第一引出极和第一接触结构;本征MOS器件具有第一半导体衬底101、位 于第一半导体衬底101上的有源区102,位于有源区102上的栅氧层106和第一栅极105、位于 第一栅极105两侧的有源区102中的源区107和漏区108;第一互连层位于第一栅极105、源区 107和漏区108上，运里第一互连层可为多层，至少为一层，每层互连层包括通孔103和金属 层104,在图1所示的MOS器件测试结构中的去嵌平面包括PA、M1和M2(粗虚线所示）;M0S器件 测试结构中，第一引出极包括在第一互连层上的第一栅极引出极、与第一栅极引出极通过 通孔连接的由第一栅极构成的多个第一栅极叉指、漏区引出极、W及漏区引出极的多个叉 指;第一接触结构包括第一接地接触端和第一信号接触端；图1中，显示了多层互连金属层， 粗虚线表示可W选择的去嵌平面，运里，W选择去嵌平面Ml为例，后续W选择去嵌平面Ml为 例进行说明，但运不用于限制本发明的范围；在MOS器件测试结构中，第一栅极引出极和漏 区引出极分别与第一信号接触端连接;与源区相连接的源区引出极与第一接地接触端相连 接;请参阅图2,图2中左边为MOS器件测试结构版图连接示意图，右边为对应的MOS器件测试 结构俯视示意图；MOS器件测试结构的引出极为多叉指结构;MOS器件测试结构版图中，S表 示第一信号接触端的图案，G表示第一接地接触端的图案，图中的四个第一接地接触端之间 短接并且接地;该图中左右两侧分别有两个G和一个S，因此称为GSG接触(GSGpad) ,DUTl为 右边的MOS器件测试结构的位置;MOS器件测试结构中，漏区引出极Dl图案的叉指图案位于 漏区图案上（图2中右图中的虚线方块表示下方为通孔图案），第一栅极引