半导体工艺涨缩值的测试方法及装置的制造方法
【技术领域】
[0001] 本发明实施例涉及半导体技术，尤其涉及一种半导体工艺涨缩值的测试方法及装 置。
【背景技术】
[0002] 半导工艺是采取光刻、刻蚀、离子注入、扩散、薄膜等工艺步骤，将掩模版上的图形 依照光刻层次的序列一一复制到半导体晶圆上的制造过程。复制到晶圆上的这些图形，经 刻蚀、离子注入、扩散等工艺步骤，形成具有电阻特性的导体结构或介质特性的绝缘体结 构，这些导体结构、绝缘体结构即组成半导体器件的最基本单元。
[0003] 在实践工艺中，掩模版上设计尺寸为w(单位：微米）的图形，复制到晶圆上并非刚 好等于w(单位：微米），这就是常说的工艺涨缩。半导体工艺中的每一层图形复制工艺，都 会存在一定量的工艺涨缩，比如，在掩模版上设计宽度为1. 〇微米的多晶硅，经工艺加工复 制到晶圆上的尺寸有可能为1. 05微米，也即工艺涨缩值为+0. 05微米。准确测试每一层图 形复制工艺的工艺涨缩值，对于监控工艺过程的质量稳定性具有意义。
[0004] 现有技术通常采取解剖、测量半导体器件剖面结构的尺寸，从而测算出其工艺涨 缩值，这种通过物理测量的方法在测试过程中存在一定的误差，导致测量的准确度比较低。
【发明内容】
[0005] 本发明实施例提供一种半导体工艺涨缩值的测试方法及装置，以提高测量工艺涨 缩值的准确度。
[0006] 本发明实施例的一个方面是提供一种半导体工艺涨缩值的测试方法，包括：
[0007] 获取方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值，所述 方块电阻、所述接触孔电阻与所述条形电阻在晶圆的同一图层中；
[0008] 依据所述方块电阻的阻值、所述接触孔电阻的阻值、所述条形电阻的设计宽度、所 述条形电阻的设计长度，以及所述条形电阻两端电压与电流比值获得所述条形电阻的宽度 的工艺涨缩值。
[0009] 本发明实施例的另一个方面是提供一种半导体工艺涨缩值的测试装置，包括：
[0010] 测试模块，用于获取方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与 电流比值，所述方块电阻、所述接触孔电阻与所述条形电阻在晶圆的同一图层中；
[0011] 计算模块，用于依据所述方块电阻的阻值、所述接触孔电阻的阻值、所述条形电阻 的设计宽度、所述条形电阻的设计长度，以及所述条形电阻两端电压与电流比值获得所述 条形电阻的宽度的工艺涨缩值。
[0012] 本发明实施例提供的半导体工艺涨缩值的测试方法及装置，通过测试获得方块电 阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值，同时通过条形电阻的设计 宽度和条形电阻的设计长度，依据电路原理计算获得条形电阻的宽度的工艺涨缩值，即采 用电参数测试方法，不需要破坏性测试，便可准确计算出半导体工艺流程中各层图形复制 工艺的涨缩值。
【附图说明】
[0013] 图1为本发明实施例提供的半导体工艺涨缩值的测试方法流程图；
[0014] 图2A为本发明另一实施例提供的半导体工艺涨缩值的测试方法适用的方块电阻 测试电路图；
[0015] 图2B为本发明另一实施例提供的半导体工艺涨缩值的测试方法适用的接触孔电 阻测试电路图；
[0016] 图2C为本发明另一实施例提供的半导体工艺涨缩值的测试方法适用的条形电阻 测试电路图；
[0017] 图3为本发明另一实施例提供的半导体工艺涨缩值的测试方法适用的条形电阻 测试电路图；
[0018] 图4为本发明实施例提供的半导体工艺涨缩值的测试装置结构图。
【具体实施方式】
[0019] 图1为本发明实施例提供的半导体工艺涨缩值的测试方法流程图。本发明实施例 以多晶硅图形复制工艺为例，测试多晶硅条形电阻的宽度的工艺涨缩值，具体方法步骤如 下：
[0020] 步骤S101、获取方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流 比值，所述方块电阻、所述接触孔电阻与所述条形电阻在晶圆的同一图层中；
[0021] 本发明实施例选择同材质的方块电阻、接触孔电阻和条形电阻，具体可以同为多 晶硅电阻，且条形电阻、方块电阻和接触孔电阻在晶圆的同一图层中，先测试获得方块电阻 的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值。
[0022] 步骤S102、依据所述方块电阻的阻值、所述接触孔电阻的阻值、所述条形电阻的设 计宽度、所述条形电阻的设计长度，以及所述条形电阻两端电压与电流比值获得所述条形 电阻的宽度的工艺涨缩值。
[0023] 依据步骤S101测试获得的方块电阻的阻值、接触孔电阻的阻值和条形电阻两端 电压与电流比值，以及条形电阻的设计宽度和条形电阻的设计长度，依据电路原理计算获 得条形电阻的宽度的工艺涨缩值。
[0024] 本发明实施例通过测试获得方块电阻的阻值、接触孔电阻的阻值和条形电阻两端 电压与电流比值，同时通过条形电阻的设计宽度和条形电阻的设计长度，依据电路原理计 算获得条形电阻的宽度的工艺涨缩值，即采用电参数测试方法，不需要破坏性测试，便可准 确计算出半导体工艺流程中各层图形复制工艺的涨缩值。
[0025] 图2A为本发明另一实施例提供的半导体工艺涨缩值的测试方法适用的方块电阻 测试电路图；图2B为本发明另一实施例提供的半导体工艺涨缩值的测试方法适用的接触 孔电阻测试电路图；图2C为本发明另一实施例提供的半导体工艺涨缩值的测试方法适用 的条形电阻测试电路图。在上述实施例的基础上，所述方块电阻的四个顶角或四个边的各 中心分别与第一导线相连，所述接触孔电阻的两端分别与第二导线相连，所述接触孔电阻 的拐点同时与两条第三导线相连，所述条形电阻的两端分别与第四导线相连，所述获取方 块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值包括：向所述第一导线 中相邻的两条第一导线加第一电流II，测试所述第一导线中其它两条第一导线之间的第一
电压VI;依据所述第一电流II和所述第一电压VI获得所述方块电阻的阻值为 向任一所述第二导线和所述第二导线相邻的第三导线加第二电流12,测试另一所述第二导 线和另一所述第三导线之间的第二电压V2 ;依据所述第二电流12和所述第二电压V2获得 所述接触孔电阻的阻值为
向所述第四导线加第三电流13,测试两条所述第四导线之 间的第三电压V3 ;依据所述第三电流13和所述第三电压V3获得所述条形电阻两端电压与 电流比值
[0026] 所述方块电阻的四个顶角或四个边的各中心分别通过接触孔与第一导线相连，所 述接触孔电阻的两端分别通过所述接触孔与第二导线相连，所述接触孔电阻的拐点通过所 述接触孔同时与两条第三导线相连，所述条形电阻的两端分别通过所述接触孔与第三导线 相连。
[0027] 如图2A所示，方块电阻测试电路包括正方形多晶硅即方块电阻，正方形多晶硅的 四个顶角或四个边的各中心分别与第一导线相连，本发明实施例具体采用四个边的各中心 分别与导线1、导线2、导线3和导线4相连，且正方形多晶硅与4条导线之间分别通过接触 孔电连接，由于此处接触孔的面积远小于正方形多晶硅的面积，所以没有显示出接触孔。向 所述第一导线中相邻的两条第一导线如导线1和导线2加第一电流II，测试所述第一导线 中其它两条第一导线如导线3和导线4之间的第一电压VI;也可以向导线3和导线4加第 一电流II，测试导线1和导线2之间的第一电压VI;也可以向导线1和导线4加第一电流 II，测试导线2和导线3之间的第一电压VI;还可以向导线2和导线3加第一电流II，测试 导线1和导线