半导体工艺的制作方法
【技术领域】
[0001]本发明涉及一种半导体工艺。详言之，本发明涉及一种半导体切割及测试工艺，以及半导体切割后形成图案的工艺。
【背景技术】
[0002]常规切割前晶片的产品测试方式为直接将晶片置于设备中进行检测，可同时测试多个单体区域内的多颗裸片(Die)，但此方式无法检测出所述晶片切割后的作业缺陷，原因如下所述。
[0003]常规切割后晶片的产品测试方式为将晶片置于切割胶带(Tape)上，其中所述切割胶带的外缘由环状的膜片架(Film Fame)固定。进行晶片切割后，形成多颗分离的裸片，由于所述膜片架对所述切割胶带的横向拉力，使得所述裸片会被横向拉开而发生位置偏移的情况，即所述裸片彼此间的间隙在切割后会加大。而且此偏移会累积，即在外围的裸片的偏移量会更大。由于测试用的探针在探针头的位置固定，因此当裸片的偏移量超过一数值后，探针便无法同时测试到与切割前相同数量的多个单体区域内的多个裸片，因此常规的产品测试方式的作业效率会下降。举例来说，常规的产品测试方式，切割前可一次同时测试15个单体区域内的多个裸片，切割后因上述偏移量的关系，一次只能同时测试4个单体区域内的多个裸片，因此，测试机台的单位小时产能(Units Per Hour, UPH)无法有效提升。
[0004]此外，上述常规作业方式在进行激光打印时会有以下问题。首先，由于激光必须穿过所述切割胶带，因此所述切割胶带只能选择非UV解胶材料，然而，非UV解胶材料的粘性较低，会降低所述晶片与所述切割胶带间的粘着力，而影响整个工艺。其次，如果所述晶片产生较大的翘曲，所述切割胶带无法完全将所述晶片拉平，因此在激光打印时会产生偏移。此外，如同上述，所述裸片在切割后会被横向拉开而发生位置偏移的情况，因此，所述晶片在切割后无法再进行第二次的激光打印。
【发明内容】
[0005]本发明的方面涉及一种半导体工艺。在实施例中，所述半导体工艺包含以下步骤:
(a)提供半导体元件，且测试所述半导体元件；(b)将所述半导体元件经由粘着层贴附至载体上，使得所述粘着层夹设于所述半导体元件与所述载体之间；(c)切割所述半导体元件以形成多个半导体元件单体；(d)测试所述半导体元件单体；及(e)比对步骤(a)的测试结果与步骤(d)的测试结果。借此，所述半导体元件单体彼此间的间隙在切割后即固定，而便于测试所述半导体元件单体。
[0006]本发明的另一方面涉及一种半导体工艺。在实施例中，所述半导体工艺包含以下步骤:(a)提供半导体元件；(b)将所述半导体元件经由粘着层贴附至载体上，使得所述粘着层夹设于所述半导体元件及所述载体之间；(c)切割所述半导体元件以形成多个半导体元件单体；及(d)形成图案于所述半导体元件单体的表面上。
[0007]本发明的另一方面涉及一种半导体工艺。在实施例中，所述半导体工艺包含以下步骤:在切割半导体元件前，提供所述半导体元件的测试结果的第一图表的视觉显示(Visual Display)，所述第一图表标示切割前所述半导体元件中瑕疯的半导体元件单体区域的位置；及在切割所述半导体元件后，提供所述半导体元件的测试结果的第二图表的视觉显示，所述第二图表标示切割后所述半导体元件中瑕疵的半导体元件单体的位置。
【附图说明】
[0008]图1至16显示本发明的半导体工艺的实施例的示意图。
图la显示本发明的半导体元件的实施例的俯视图。
图lb显示本发明的半导体元件的另一实施例的俯视图。
图3a显示第一次测试的测试设定(Setup)。
图3b显示利用图3a的测试设定所得出第一次测试后的测试结果的图表(map)的实例的示意图。
图12a显示利用图12的测试设定所得出第二次测试后的测试结果的图表的实例的示意图。
[0009]图17至22显示本发明中半导体元件贴附至载体的方式的实施例的示意图。
【具体实施方式】
[0010]参考图1至16，显示本发明的半导体工艺的实施例的示意图。参考图1，提供半导体元件1，其中图1是显示所述半导体元件1的局部剖视示意图。在本实施例中，所述半导体元件1为晶片，其包含半导体元件本体10、多个接垫(Pad) 103、钝化层(Passivat1nLayer) 104及多条切割线15。所述半导体元件本体10的材质可以是例如娃、锗、砷化镓等半导体材料。所述半导体元件本体10具有上表面101及下表面102，所述接垫103位于所述半导体元件本体10的上表面101。所述钝化层104覆盖所述半导体元件本体10的上表面101及部分接垫103，且具有多个钝化层开口 1041以显露另一部份所述接垫103。所述切割线15定义出多个单体区域17，且二个最近的单体区域17间的间距(Pitch)定义为第一间距P:。
[0011 ] 参考图la，显示本发明的半导体元件的实施例的俯视图。在本实施例中，所述半导体元件1为晶片，其为圆盘状。
[0012]参考图lb，显示本发明的半导体元件的另一实施例的俯视图。在本实施例中，所述半导体元件1为条状体(Strip)，其为矩形。
[0013]参考图2，形成第一保护层13以覆盖部份接垫103及所述钝化层104，其中所述第一保护层13具有多个第一开口 131以显露另一部份所述接垫103。在本实施例中，所述第一保护层13的材质为聚酰亚胺(Polyimide);然而在其他实施例中，所述第一保护层13的材质为另一种聚合物(Polymer)或树脂、纳米复合物(Nanocomposite)，或其组合物。接着，形成重布层(Redistribut1n Layer, RDL) 14于所述第一保护层13上及其第一开口 131中，以接触所述接垫103。所述重布层14的材质为可导电的，例如铜或另一种金属，或另一种导电材质，或其组合物。接着，形成第二保护层16以覆盖所述重布层14及所述第一保护层13，其中所述第二保护层16具有多个第二开口 161以显露部份重布层14。接着，形成凸块下金属层(Under Bump Metallurgy, UBM) 18于所述第二开口 161中以接触所述重布层14。
[0014]参考图3，形成多个焊球20于所述凸块下金属层18上。此时，所述半导体元件1具有主动面11及背面12。所述主动面11即包括所述重布层14及所述焊球20的表面；所述背面12即所述半导体元件本体10的下表面102。
[0015]参考图3a，显示第一次测试的测试设定(Setup)。在本实施例中，利用测试装置19测试所述半导体元件1。所述测试装置19包括探针头191及多个探针34，所述探针34连接至所述探针头191，且所述探针34的位置固定。在本实施例中，利用所述探针34经由所述半导体元件1的单体区域17上的焊球20以测试所述半导体元件1的单体区域17的电性。
[0016]参考图3b，显示利用图3a的测试设定所得出第一次测试后的测试结果的图表(map)的实例的示意图。如图3b所示的实例中，二个X符号所标示的半导体元件1的区域代表其对应的二个单体区域17未通过利用图3a的测试设定所做的电性测试，即，所述二个被标记的单体区域17为瑕疵。
[0017]参考图4，薄化所述半导体元件1的半导体元件本体10。在本实施例中，研磨(Grinding)所述半导体元件1的背面12 (所述半导体元件本体10的下表面102)，以薄化所述半导体元件本体10，且增加所述半导体元件1的背面12的平坦性。
[0018]参考图5，贴附保护层22于所述半导体元件1的背面12 (所述半导体元件本体10的下表面102)。可以理解的是，此步骤可省略，即可以不贴附所述保护层22。要注意的是，如果贴附所述保护层22，则所述半导体元件1的背面12为所述保护层22的下表面；如果不贴附所述保护层22，则所述半导体元件1的背面12为所述半导体元件本体10的下表面102。
[0019]参考图6，将所述半导体元件1经由粘着层30贴附至载体32上，且所述载体32为圆盘，使得所述粘着层30夹设于所述半导体元件1与所述载体32之间。在本实施例中，所述半导体元件1为晶片，所述载体32为玻璃、金属、压克力或虚晶片(Du_y Wafer)，且所述载体32的尺寸大致上与所述半导体元件1相同。即，所述载体32的尺寸在所述半导体元件1的尺寸的±10%，±5%，±4%，±3%，±2或±1%之内。所述粘着层30为双面胶，其尺寸大致上与所述载体32的尺寸相同。S卩，所述粘着层30的尺寸在所述载体32的尺寸的±10%，±5%，±4%，±3%，±2或±1%之内。换句话说，所述半导体元件1、所述粘着层30及所述载体32皆为尺寸大致相同的圆形，且三者形成一个三层叠合结构。要注意的是，所述载体32并非是空心圆环状的膜片架。