集成电路芯片和垂直功率器件的制作方法
【专利说明】集成电路芯片和垂直功率器件
[0001]本申请是斯兰纳半导体美国股份有限公司于2011年10月11日申请的名称为“具有被减薄的衬底的垂直半导体器件”、申请号为201180059579.3的发明专利申请的分案申请。
[0002]相关申请的交叉引用
[0003]本申请要求2010年10月12日提交的美国临时专利申请N0.61/392,419的优先权，其通过引用全部结合于此。
【背景技术】
[0004]半导体功率器件在二十世纪五十年代早期就投入使用。它们是在功率电子电路中用作开关或整流器的专门器件。半导体功率器件的特点在于它们能够承受高电压和大电流以及与高功率运行相关的高温。例如，开关调压器包括两个功率器件，该两个功率器件以同步的方式不断地导通和截止以调整电压。在此情形下的功率器件需要在导通状态下承受系统级的电流，在截止状态下承受电源的全部电势，并且散发大量的热。理想的功率器件能在高功率条件下运行，能在导通和截止状态之间快速切换，并且具有低的热阻。
[0005]采用金属氧化物半导体场效晶体管(M0SFET)技术制得的标准功率器件结构是垂直扩散金属氧化物半导体(VDM0S，Vertical Diffused Metal-Oxide Semiconductor)结构。VDMOS结构也称为双扩散M0S(DM0S，Double-diffused M0S)。采用术语〃垂直〃是因为电流垂直地流过该器件，并且采用术语〃扩散〃是因为沟道和源极区域通过扩散处理步骤制成。可参考图1描述该结构。
[0006]图1示出了VDM0S功率器件100的截面图。功率器件100包括一个或多个源极电极101、漏极电极102和栅极电极103。源极区域104是η型VDM0S器件中的Ν+掺杂区域。与标准的M0SFET构造相比，源极区域104在栅极绝缘体106下方设置栅极105的任一侧。沟道区域107是η型VDM0S器件中的Ρ+掺杂区域，并且它们设置在漏极区域108和源极区域104之间。在η型VDM0S器件中，施加给栅极电极103的高电压将反转源极区域104和漏极区域108之间的沟道区域107。与采用相同芯片面积实现的标准M0SFET相比，该构造允许功率器件100承受截止状态下的高电压和导通状态下的高电流二者。功率器件100的沟道宽度是具有相同芯片面积的传统M0SFET的两倍，因此允许功率器件100承受大电流。另外，在传统M0SFET中通常为沟道长度的尺寸不影响击穿电压。然而，漏极区域108的厚度和掺杂决定了功率器件100的击穿电压。当在常规的体半导体工艺中制作VDM0S器件时，漏极区域108通常为器件衬底。
[0007]VDM0S功率器件100具有一定的缺点而限制其成为理想的功率器件。例如，存在由漏极区域108和沟道区域107之间的边界形成的大的结电容。该电容通常是由于由尺寸111设定的面积成分和由尺寸110设定的深度成分引起。因为由漏极区域108和沟道区域107形成的结必须在功率器件100切换时充电或放电，所以该结的电容降低了功率器件100的性能。另外，因为面积成分受限，所以不能分别接触源极区域104和沟道区域107，这是由于诸如源极电极101的电极常常要占用很大的面积。此外，功率器件100具有很差的热性能，因为它制作在体半导体上。制作在体半导体中的功率器件典型地具有约200μπι的最小晶片厚度，这是由于在将大尺寸晶片处理变薄时晶片破裂的可能性很高。因为硅衬底的热阻与硅衬底的厚度成比例，所以在体半导体上制作功率器件在热性能方面是有问题的。集成电路中的高热量可能使其器件的电特性偏移到期望的范围之外，导致关键设计的失败。器件中残留的不确定的过剩热量可能会以翘曲或者材料熔化的形式在器件的电路中导致永久且关键的失败。
[0008]另外，层转移技术典型地在各个处理阶段涉及一对半导体晶片，该一对半导体晶片通过直接接合、分子接合或粘结接合而接合在一起。如果晶片之一是绝缘体上半导体(SOI)晶片或绝缘体上硅晶片且其衬底被去除以暴露出埋设的氧化物，则所形成的结构将包括一器件层，该器件层相对于其原始方位而被倒置并且被从SOI晶片转移到新的处理晶片。
[0009]层转移结构200如图2所示。层转移结构200包括处理晶片201和SOI晶片202。处理晶片201包括处理晶片衬底203和处理接合层20LS0I晶片202包括绝缘体层205和电路层206。层转移结构200示出了层转移工艺的完成产品。然而，在层转移开始前，SOI晶片202另外包括在绝缘体层205之下的另一个层衬底材料。衬底层典型地为诸如硅的半导体材料。绝缘体层205是电介质，其通常是通过衬底硅的氧化而形成的二氧化硅。电路层206包括在结构207已经形成其中之后存在的掺杂剂、电介质、多晶硅、金属层、钝化层和其它层的结合。结构207可包括金属配线；诸如电阻器、电容器和电感器的无源器件；以及诸如晶体管的有源器件。在处理接合层204接合到SOI晶片202的顶部时开始层转移。此时，处理晶片201给S0I晶片202提供足够的稳定性，从而可去除上述的在绝缘体层205下方的衬底材料层。作为该工艺的结果，层转移结构200提供的器件可通过底表面208而被接触。这意味着至电路层206中的结构207的外部接触非常接近结构207自身。在某些情形下，该距离在1微米(μπι)的量级。
[0010]如这里以及所附权利要求中所用的，层转移结构200的“顶部”是指顶表面209，而层转移结构200的“底部”是指底表面208。该方位配置与电路层206与其它参照系的相对方位、从S0I晶片202去除层或者给S0I晶片202增加层无关。因此，电路层206总是在绝缘体层205之上。另外，从电路层206的中部开始朝着底表面208延伸的向量总是指向层转移结构的“背侧”方向，而与S0I晶片202与其它参照系的相对方位、从S0I晶片202去除层或给S0I晶片添加层无关。
[0011]请考虑关于本发明的这些和其它背景。
【附图说明】
[0012]图1是现有技术的VDM0S功率器件的简化截面图。
[0013]图2现有技术的层转移结构的简化截面图。
[0014]图3是结合本发明实施例的垂直功率器件的简化截面图。
[0015]图4是结合本发明选择性实施例的垂直功率器件的简化截面图。
[0016]图5是结合本发明实施例的垂直功率器件的示例性平面布置图案的简化图。
[0017]图6是结合本发明实施例的垂直功率器件的另一个示例性平面布置图案的简化图。
[0018]图7是结合本发明另一个选择性实施例的垂直功率器件的简化截面图。
[0019]图8是结合本发明实施例的垂直功率器件的另一个示例性平面布置图案的简化图。
[0020]图9是结合本发明实施例的垂直功率器件的另一个示例性平面布置图案的简化图。
[0021]图10是结合本发明另一个选择性实施例的垂直功率器件的简化截面图。
[0022]图11是结合本发明另一个选择性实施例的绝缘栅极双极晶体管(IGBT)器件的简化截面图。
[0023]图12是结合本发明另一个选择性实施例的垂直双极晶体管器件的简化截面图。
[0024]图13是结合本发明另一个选择性实施例的UM0S器件的简化截面图。
[0025]图14是结合本发明另一个选择性实施例的另一个UM0S器件的简化截面图。
[0026]图15是结合本发明另一个选择性实施例的栅极截止(GT0)闸流管器件的简化截面图。
[0027]图16是层转移器件的简化截面图，其具有结合本发明另一个选择性实施例的垂直功率器件。
[0028]图17是半导体芯片的简化截面图，其具有多个器件且结合本发明的实施例。
[0029]图18是根据本发明的实施例的用于制造图3-10、13、14、16和/或17所示的一个或多个器件的简化工艺流程。
[0030]图19是根据本发明的实施例的用于制造图11和/或12所示的一个或多个器件的简化工艺流程图。
[0031]图20是根据本发明的实施例的用于制造图15所示的一个或多个器件的简化工艺流程图。
【具体实施方式】
[0032]以下面描述的几个相关的示例性实施例来说明本发明。每个实施例整体上具有对【背景技术】中描述的性能指标的改善，例如，从截止状态到导通状态的快速转换能力上的电性能改善以及散发大量热量能力上的热性能改善。另外，某些实施例能另外受益于独立地偏置功率晶体管的源和本体的能力。另外，某些实施例通过包括层转移结构和技术实现了某些改善或益处。此外，某些改善或益处可通过减薄半导体衬底来实现，无论采用SOI (绝缘体上半导体)晶片或体半导体晶片以及无论采用或者不采用层转移结构和技术。再者，某些实施例通过包括有源区域周围的隔离沟槽来实现某些改善，这也得益于半导体衬底的减薄以更加彻底地隔离有源区域。另外，某些实施例通过具有将这里描述的独立垂直半导体器件的任意期望数量和组合(包括多个垂直功率器件)与其它另外的逻辑或数字电路一起(或者不与其它另外的逻辑或数字电路一起)集成在一个集成电路(1C)芯片或管芯上的能力来实现某些改善，包括不必通过公用衬底为所有器件形成公用漏极的实施例。此外，尽管很多实施例中的半导体材料在这里可描述为硅，但是应理解本发明不应受到限制，其它的半导体材料(例如，GaAs、S i C、GaN、InGaAs、InP等)通常也在本发明的范围内。
[0033]现在将详细参考本发明公开的某些实施例，这些实施例一个或多个示例示出在附图中。每个示例以解释本技术的方式来提供，而不是对本技术的限制。实际上，本领域的技术人员应理解在不脱离本技术的精神和范围的情况下可对本技术进行各种修改和变化。例如，作为一个实施例的一部分而被示出或描述的特征可与另一个实施例一起使用以形成再一个实施例。因此，旨在本主题覆盖在所附权利要求及其等同物的范围内的所有这样的修改和变化。
[0034]本发明的某些实施例整体上提供具有低寄生电容、低热阻和高隔离性的垂直功率器件。本发明的某些实施例通过使漏极区域108(图1)的某些部分去除或使漏极区域108的垂直和/或水平尺寸最小化而实现这些有益效果，从而在新器件中漏极区域和沟道区域之间的电容显著下降。在本发明的某些实施例中，漏极区域108被去除的部分(例如，由于半导体衬底的减薄)是漏极区域108在沟道区域107之下的部分，从而新器件中的沟道区域通常与新器件的内部电容脱离。本发明的某些实施例利用所得到的沟道区域和器件性能的脱离来实现另外的有益效果，例如提供本体和源可独立连接而不增加芯片面积的VDM0S。另外，本发明的某些实施例通过将从器件的有源发热区域到器件的背侧的距离减小至约lum(SP，减薄半导体衬底)来提供低的热隔离，从而为器件的有源区域提供多的快速热通道。另外，实施匪0S和/或PM0S功率器件的本发明的某些实施例通过重新限定漏极和源极区域的作用来实现前述的有益效果，从而顶电极连接到漏极区域且单一的背侧接触连接到源极和沟道区域。
[0035]本发明的某些实施例可参考图3进行描述。图3示出了根据本发明且可形成整个1C芯片的一部分的垂直功率器件300。在本发明的各实施例中，垂直功率器件300优选为NM0S或PM0S垂直晶体管。垂直功率器件300通常包括在有源表面层或有源半导体区域内的第一、第二和第三半导体区域301、302和303(如这里和所附权利要求中所使用的，〃有源层〃或〃有源半导体区域〃是指半导体衬底中已经注入、掺杂或沉积半导体结构的部分)。垂直功率器件300还具有在有源层之上的栅极区域304。第一半导体区域301通常在栅极区域304之下，该栅极区域304被氧化物/绝缘体305围绕。第二半导体区域302优选电类型与第一半导体区域301相同或类似(例如，如果垂直功率器件300为η型器件，则第一和第二半导体区域301和302为η型区域)。第三半导体区域303通常隔离第一半导体区域301与第二半导体区域302。第三半导体区域303具有底边界306和从栅极区域304向下延伸到底边界306的侧边界307。第一半导体区域301沿着侧边界307接触第三半导体区域303且沿着底边界306不接触第三半导体区域303。换言之，与图1的现有技术的漏极区域108相比，第一半导体区域301的垂直和水平尺寸已经被最小化(例如，从而最小化了寄生电容、热阻和电阻)。另外，第三半导体区域303优选与第一半导体区域301和第二半导体区域302电互补(例如，如果垂直功率器件300是η型器件，则第三半导体区域303为ρ型)。
[0036]在本发明的某些实施例中，底边界306设置在SOI(或体半导体)衬底的埋设绝缘体层(未示出)上且基本上垂直于直接从顶电极308到包含垂直功率器件300的晶片的背侧所描绘的线。在本发明的某些实施例中，埋设氧化物层设置在第一半导体区域301的背侧，并且也可设置在第三半导体区域303的背侧。另外，埋设氧化物层可在某些位置上不存在以提供至这些半导体区域301和/或303的任何一个的背侧接触(例如，底侧漏极