具有深沟槽隔离结构的方法及半导体结构的制作方法
【技术领域】
[0001] 本公开总体涉及半导体结构，并且具体涉及半导体结构和形成具有深沟槽隔离结 构的半导体结构的方法。
【背景技术】
[0002] 金属氧化物半导体(M0S)晶体管是众所周知的半导体器件，其可以被实现为η沟道 (NM0S)器件或ρ沟道(PM0S)器件。M0S晶体管具有通过沟道分开的间隔开的源极区和漏极区 以及位于沟道上方的金属栅极。金属栅极通过栅极介电层与该沟道隔离。可替代地，M0S晶 体管的栅极用掺杂多晶硅而不是金属来形成。
[0003] 双扩散MOS (DM0S)晶体管是功率M0S晶体管，其具有形成沟道的双扩散阱以及被称 为漏极漂移区的大的轻掺杂漏极区，所述轻掺杂漏极区位于沟道和重掺杂漏极区之间。横 向DMOS(LDMOS)晶体管是源极区和漏极区横向间隔开的DM0S晶体管。LDM0S阵列是按照图案 诸如行和列的阵列布置的一组LDM0S晶体管。
[0004] 图1A-1B示出常规LDM0S晶体管阵列100的视图。图1A示出平面图，而图1B示出沿图 1A中的线1B-1B截取的剖视图。如图1A-1B所示，LDM0S晶体管阵列100包括半导体结构110， 该半导体结构具有P型单晶硅衬底区112以及在衬底区112上方生长的ρ型外延层114。而且， 半导体结构110包括形成在外延层114的顶表面中以向下延伸到外延层114中的若干浅沟槽 隔离结构116。
[0005] 如图1A-1B所示，LDM0S晶体管阵列100也包括在外延层114中形成的一对相邻 LDM0S晶体管120。每个LDM0S晶体管120包括在外延层114中形成的η-漏极漂移区140以及在 η-漏极漂移区140中形成的η+漏极142。
[0006] 而且，每个LDM0S晶体管120包括在外延层114中形成的双扩散阱(Dwell) 144。双扩 散阱144包括ρ型区146和接触ρ型区146的η型区148。每个LDM0S晶体管120还包括n+源极150 和P+接触区152,两者在外延层114中形成。n+源极150接触ρ型区146和η型区148。由n+源极 150横向围绕的p+接触区152接触ρ型区146和n+源极150。
[0007] 接触η-漏极漂移区140的ρ型区146包括位于η-漏极漂移区140与η型区148之间的 沟道区154。与η+漏极142间隔开的ρ型区146也具有大于外延层114的掺杂物浓度的掺杂物 浓度。而且，η+源极150位于与η+漏极142横向隔开的位置。此外，η+漏极142接触浅沟槽隔离 结构116,该浅沟槽隔离结构在横向上位于漏极142与源极150之间。
[0008] 如图1Α-1Β所示，每个LDM0S晶体管120包括接触沟道区154并位于其上方的栅极介 电结构160以及接触栅极介电结构160并位于沟道区154上方的栅极162。栅极162具有带方 角（square-cornered)的圆形形状。而且，每个LDM0S晶体管120包括接触栅极162的内侧壁 间隔部164以及接触栅极162并横向围绕栅极162的外侧壁间隔部166。
[0009] 如图1A-1B所示，半导体结构110包括ρ型区170，该ρ型区170在外延层114中形成于 相邻的LDM0S晶体管120的η-漏极漂移区140之间作为沟道停止件(stopper)。沟道停止件区 170横向围绕每个LDM0S晶体管120。
[0010] 在工作时，当第一正电压(诸如40V)被置于LDM0S晶体管120的n+漏极142上并且接 地电压(ground)被置于p型区146(通过p+接触区152)和n+源极区150上时，LDM0S晶体管120 在接地电压被置于栅极162上时关断。在此情况下，没有电子从n+源极150流向n+漏极142。
[0011] 当第二正电压（诸如VGs>VTH)被置于栅极162上且同时保持剩余偏置条件时， LDM0S晶体管120接通。在此情况下，p型区146的沟道区154反转，并且电子从n+源极150通过 沟道区154流向n+漏极142。
[0012] LDM0S晶体管阵列100的一个问题是LDM0S晶体管120需要大量的横向分隔和硅片 空间以提供必要的电气隔离。例如，40V隔离往往需要相邻LDM0S晶体管120的η-漏极漂移区 140之间的最小横向间距S为5.65μηι。
[0013] 图2Α-2Β示出常规LDM0S晶体管阵列200的视图。图2Α示出平面图，而图2Β示出沿图 2Α中的线2Β-2Β截取的剖视图。LDM0S晶体管阵列200类似于LDM0S晶体管阵列100，并因此使 用相同的附图标记来指定在两种晶体管阵列中共用的结构。
[0014] 如图2Α-2Β所示，LDM0S晶体管阵列200不同于LDM0S晶体管阵列100,因为LDM0S晶 体管阵列200使用半导体结构210而不是半导体结构110。除了半导体结构210还包括在衬底 区112的顶部部分和外延层114的底部部分中形成的若干η+掩埋层211以外，半导体结构210 与半导体结构110相同。
[0015] 半导体结构210也不同于半导体结构110,因为半导体结构210包括在外延层114中 形成的若干η型结隔离区212。每个结隔离区212包括形成在外延层114中以接触η+掩埋层 211并位于η+掩埋层211上方的η+底部区214。而且，每个结隔离区212包括形成在外延层114 中以接触η+底部区214并位于η+底部区214上方的η-顶部区216,以及在η-顶部区216中形成 的η+接触区218。
[0016] 半导体结构210还不同于半导体结构110,因为半导体结构210包括在外延层114中 形成的若干Ρ型沟道停止区220。每个沟道停止区220位于η-漏极漂移区140与结隔离区212 之间。
[0017] 如图2Α-2Β所示，半导体结构210也包括ρ型阱区222,其在外延层114中形成于相邻 LDM0S晶体管120的η-顶部区216之间作为沟道停止件。而且，LDM0S晶体管阵列200包括在ρ 型阱区222中形成的ρ+接触区224。
[0018] LDM0S晶体管阵列200还包括Ρ-掩埋区226,其在衬底112和外延层114中形成以横 向位于相邻的η+掩埋层211之间。具有比ρ型衬底112的掺杂物浓度稍高的掺杂物浓度的ρ-掩埋区226有助于使相邻η+掩埋层211之间的横向间距最小化。
[0019] 除了LDM0S晶体管阵列200的每个掩埋层211和结隔离区212围绕外延层114的一部 分并将外延层114的该部分与外延层114的剩余部分结隔离之外，LDM0S晶体管阵列200如同 LDM0S晶体管阵列100-样运行。为了支持30V操作及低于30V的操作，如图2Β所示，ρ-掩埋区 226可以接触相邻的η+掩埋层211。但是，为了支持40V操作，ρ-掩埋区226与相邻的η+掩埋区 211横向隔开，这是因为η+掩埋层211与ρ-掩埋层226之间存在结击穿限制。
[0020] 类似于LDM0S晶体管阵列100，LDM0S晶体管阵列200的一个问题在于需要大量的硅 片空间以提供必要的电气隔离。当已经注入形成n+底部区214的掺杂物被驱入时，n+底部区 214经受掺杂物的显著横向扩散。因此，针对LDM0S晶体管阵列存在需要较小硅片空间(real estate)的需求。
【发明内容】
[0021 ]在所描述的不例中，一种半导体结构包括衬底和外延层。衬底具有第一导电类型 和顶表面。外延层具有第一导电类型、顶表面以及接触衬底的顶表面的底表面。掩埋区具有 第二导电类型。掩埋区接触外延层的一部分并位于该部分下方。浅沟槽隔离结构形成在外 延层的顶表面中以向下延伸到外延层中。内部深沟槽隔离结构形成在外延层的顶表面中以 向下延伸到外延层中。内部深沟槽隔离结构横向围绕浅沟槽隔离结构。外部深沟槽隔离结 构形成在外延层的顶表面中以向下延伸到外延层中。外部深沟槽隔离结构横向围绕内部深 沟槽隔离结构。掺杂区形成在外延层的顶表面中以向下延伸到外延层中并接触掩埋区。掺 杂区具有第二导电类型、接触内部深沟槽隔离结构和外部深沟槽隔离结构并横向围绕外延 层的所述部分。
【附图说明】
[0022]图1A-1B是常规LDM0S晶体管阵列的视图。
[0023]图2A-2B是常规LDM0S晶体管阵列的视图。
[0024]图3A-3B是示例实施例的LDM0S晶体管阵列的视图。
[0025]图4A-4M是形成示例实施例的LDM0S晶体管阵列的方法的剖视图。
[0026] 图5A-5C是形成另一示例实施例的LDM0S晶体管阵列的方法的视图。
[0027] 图6A-6B是另一示例实施例的LDM0S晶体管阵列的视图。
[0028] 图6C-6D是另一示例实施例的LDM0S晶体管阵列的视图。
[0029]图7A-7B是另一示例实施例的LDM0S晶体管阵列的视图。
[0030]图8A-8B是示例实施例的LDM0S晶体管阵列的视图