一种soi双端口sram单元及其制作方法
【技术领域】
[0001 ]本发明属于存储器设计及制作领域，涉及一种SOI双端口 SRAM单元及其制作方法。
【背景技术】
[0002]SOI技术自上世纪80年代发明以来，它相对于普通体硅工艺，具有寄生电容小、功耗低、速度快和天然的抗单粒子闩锁(Single-Event-Latchup，SEL)能力，使得SOI技术很适合于工作在片上系统(378丨61]1-011-01丨口8，300、低功耗以及抗福射等场合；另外，静态随机存储器(Static Random Access Memory，SRAM)广泛应用于消费电子、汽车电子、处理器一级缓存和二级缓存中；所以，将S0I技术应用到SRAM设计中，具有一定优势。
[0003]根据M0S管体区的耗尽程度，S0I进一步可分为全耗尽(Full-Depleted，FD) S0I和部分耗尽(Partially-Depleted，ro)S0I。针对部分耗尽SOI技术，由于M0S管其体区与源区电学上隔开，导致体区是悬空的；在正常工作时，漏极电势较高，反型沟道的电子从源极运动到漏极时，被电场加速，当运动到被靠近漏体结时，此时因为在电场最强，电子获得了额外的能量，并与晶格上的原子发生碰撞形成电子-空穴对；电子速度快，在很短的时间内被加速到漏极;然而空穴速度相对较慢，沿着电场方向慢慢移动到体区、源区等低电势区域，移动到体区的空穴很容易被源极提供的电子进行复合掉，而移动到体区时，因其电势浮空而使得空穴在体区慢慢积累，直接会影响M0S管的阈值电压，从而使M0S管性能发生变化，这就是浮体效应。另外，PD SOI M0S管中还有寄生三极管效应，是指M0S管的源极、体区以及漏极分别为N、P以及N，类似于三极管中的发射极、基极以及集电极，也就是M0S管寄生一个天然的NPN三极管；这个基极是悬空的。一般地，基极没有正电荷时，其电势与发射极电势相同，故其三极管不会导通;若浮体效应发生，基极正电荷积累到一定程度时，基极和发射极电势达到一定程度时，其三极管会导通，在漏极会产生大电流的现象。浮体效应和寄生三极管效应会造成ro SOI SRAM单元的性能变化，例如漏电增大、抗噪声能力降低。
[0004]目前常用的静态随机存储器单元包括八晶体管类型，由两个上拉P型晶体管、两个下拉N型晶体管和四个传输门N型晶体管构成，字线控制四个传输门N型晶体管的开关，通过位线写入或读出存储数据，其中，这八个晶体管均采用普通M0S管。
[0005]—般地，PD SOI M0S管中由于浮体效应和寄生三极管效应，设计者常常会将M0S管体区引出来(NM0S体区接到低电势，也就是与源区电势短接;PM0S体区接到高电平)，将电势保持固定从而抑制这两者效应;常见的体接触就是T-型栅M0S管和H-型栅M0S管，但这和相同尺寸的非体接触M0S管相比，其面积会高出很多。如果直接将T-型M0S管应用到SRAM单元当中，单元面积会增大1倍左右，甚至更多(应用H-型栅)。
[0006]因此，如何提供一种S0I双端口SRAM单元及其制作方法，在尽量减小芯片面积的前提下有效抑制M0S管的浮体效应、寄生三极管效应，从而增强六晶体管静态随机存储器单元的稳定性以及降低漏功耗，成为本领域技术人员亟待解决的一个重要技术问题。
【发明内容】
[0007]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种SOI双端口SRAM单元及其制作方法，用于解决现有技术中SOI双端口 SRAM单元占用面积较大、稳定性差、漏功耗高以及抗噪声能力弱的问题。
[0008]为实现上述目的及其他相关目的，本发明提供一种SOI双端口SRAM单元，所述SOI双端口 SRAM单元包括:
[0009]第一反相器，由第一PM0S晶体管及第一NM0S晶体管组成；
[0010]第二反相器，由第二PM0S晶体管及第二NM0S晶体管组成；
[0011 ]获取管，由第三匪0S晶体管、第四NM0S晶体管、第五匪0S晶体管及第六NM0S晶体管组成；所述第三匪0S管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写位线;所述第四NM0S晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写反位线;所述第五NM0S管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读位线；所述第六NM0S晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读反位线；
[0012]其中:所述第一、第二PM0S晶体管及第一、第二 NM0S晶体管均采用L型栅;对于NM0S晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在匪0S晶体管的体区及N型重掺杂源区均相互接触;对于PM0S晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PM0S晶体管的体区及P型重掺杂源区均相互接触。
[0013]可选地，所述N型重掺杂源区及所述P型重掺杂体接触区上部形成有金属硅化物。
[0014]可选地，所述P型重掺杂源区及所述N型重掺杂体接触区上部形成有金属硅化物。
[0015]可选地，所述金属硅化物选自硅化钴及硅化钛中的任意一种。
[0016]可选地，所述S0I双端口 SRAM单元采用自下而上依次包括背衬底、绝缘埋层及顶层硅的S0I衬底，各晶体管所在有源区之间通过上下贯穿所述顶层硅的浅沟槽隔离结构隔离。
[0017]可选地，所述第三、第四、第五、第六NM0S晶体管中至少有一个采用L型栅NM0S管。
[0018]可选地，所述第三、第四、第五、第六匪0S晶体管中至少有一个采用普通栅NM0S管、T型栅NM0S管或Η型栅NM0S管。
[0019]本发明还提供一种S0I双端口SRAM单元的制作方法，包括如下步骤:
[0020]S1:提供一自下而上依次包括背衬底、绝缘埋层及顶层硅的S0I衬底，在所述顶层硅中制作浅沟槽隔离结构，定义出有源区；
[0021 ] S2:依据所述有源区的位置在所述顶层硅中制作N阱、第一P阱及第二P阱，其中，所述N阱位于所述第一P阱及第二P阱之间；
[0022]S3:在所述N阱中制作第一PM0S晶体管及第二PM0S晶体管；在所述第一P阱中制作第一 NM0S晶体管、第三NM0S晶体管及第五NM0S晶体管;在所述第二P阱中制作第二 NM0S晶体管、第四NM0S晶体管及第六NM0S晶体管;其中，所述第一、第二 PM0S晶体管及第一、第二 NM0S晶体管均采用L型栅;对于NM0S晶体管，其L型栅的弯折角外侧区域设有一 P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NM0S晶体管的体区及N型重掺杂源区均相互接触;对于PM0S晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PMOS晶体管的体区及P型重掺杂源区均相互接触；
[0023]S4:制作金属过孔及相应金属连线，以完成所述SRAM单元的制作。
[0024]可选地，所述步骤S3包括步骤:
[0025]S3-1:形成跨越所述第一 P阱及所述N阱的第一栅极及跨越所述N阱及第二 P阱的第二栅极，并在所述第一 P阱预设位置形成第三栅极，在所述第二 P阱预设位置形成第四栅极；所述第一栅极为所述第一 NM0S晶体管及所述第一 PM0S晶体管所共用，且所述第一栅极分别在所述第一 NM0S晶体管及所述第一 PM0S晶体管位置处具有一弯折部;所述第二栅极为所述第二匪0S晶体管及所述第二 PM0S晶体管所共用，且所述第二栅极分别在所述第二W0S晶体管及所述第二 PM0S晶体管位置处具有一弯折部；
[0026]S3-2:在所述第一、第二 P阱预设位置进行N型轻掺杂，形成所述第一、第二、第三、第四、第五及第六NM0S晶体管的浅N型区；在所述N阱预设位置进行P型轻掺杂，形成所述第一、第二PM0S晶体管的浅P型区；
[0027]S3-3:在所述第一、第二、第三、第四栅极周围形成侧墙隔离结构；
[0028]S3-4:在所述N阱预设位置进行N型重掺杂，形成所述第一、第二 PM0S晶体管的所述N型重掺杂体接触区；在所述第一、第二P阱预设位置进行P型重掺杂，形成所述第一、二NM0S晶体管的所述P型重掺杂体接触区。
[0029]可选地，采用离子注入法形成所述N型重掺杂体接触区及所述P型重掺杂体接触区。
[0030]可选地，所述离子注入的浓度范围是lE15_9E15/cm2。
[0031]可选地，于所述步骤S3-4中，还包括在所述第一、第二P阱预设位置进行N型重掺杂，形成所述第一、二、第三、第四、第五、第六匪0S晶体管的N型重掺杂源漏区的步骤，以及在所述N阱预设位置进行P型重掺杂，形成所述第一、第二 PM0S晶体管的P型重掺杂源漏区的步骤。
[0032]可选地，所述第一匪0S晶体管的漏极与所述第三匪0S晶体管的源极共用；所述第二 NM0S晶体管的漏极与所述第四NM0S晶体管的源极共用。
[0033]可选地，于所述步骤S3中，还包括在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上部形成金属硅化物的步骤。
[0034]可选地，通过在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上形成金属层，并热处理使所述金属层与其下的Si材料反应，生成所述金属硅化物。
[0035]可选地，所述热处理的温度范围是700-900°C，时间为50-70秒。
[0036]可选地，所述第一匪0S晶体管与所述第一PM0S晶体管