在微电子器件中形成低带隙源极和漏极结构的方法
【专利说明】
【背景技术】
[0001 ]微电子器件持续缩小，典型的掺杂源漏极结构的接触电阻随着接触面积减小而增大。同时，沟道电阻随着沟道长度缩小而保持减小。结果是，在寄生源极/漏极区中诱发了成比例增大的电压降，导致器件性能的改善减小。需要减小源极/漏极寄生电阻，因为它正快速地变成器件性能的瓶颈。
【附图说明】
[0002]尽管说明书以具体指出并清晰地要求保护某些实施例的权利要求做结论，但在结合附图阅读时，从发明的以下描述中可以更容易确定这些实施例的优点，在附图中:
[0003]图la-lh表示根据各实施例的结构的顶视图和截面视图。
[0004]图2表示根据实施例的方法的流程图。
[0005]图3表示根据实施例的系统的截面视图。
[0006]图4表示根据实施例的系统的示意图。
[0007]图5表示根据现有技术的结构。
【具体实施方式】
[0008]在以下【具体实施方式】中，参考了附图，附图通过例示方式示出了可以实践方法和结构的具体实施例。这些实施例得到足够详细的描述，以使本领域的技术人员能够实践实施例。要理解的是，各个实施例虽然不同，但未必是相互排斥的。例如，本文中结合一个实施例所描述的特定特征、结构或特性可以被实施在其它实施例中而不脱离实施例的精神和范围。此外，要理解的是，可以修改每个公开的实施例内的个体要素的位置或布置而不脱离实施例的精神和范围。因此，不应以限制性意义理解以下【具体实施方式】，并且实施例的范围仅由经适当解释的所附权利要求、以及由权利要求赋予权利的等同物的完整范围来限定。在附图中，类似的附图标记可以指示几个附图中的相同或相似的功能。
[0009]描述了形成和利用微电子结构(例如，包括低源极/漏极带隙的器件结构)的方法和相关联的结构。那些方法/结构可以包括:在器件的衬底中形成源极/漏极区；以及在源极/漏极区中形成合金，其中合金包括将源极/漏极接触部与源极/漏极区之间的带隙减小到大体上为零的材料。本文的实施例减小了器件的外部寄生电阻。
[0010]例如，图la-lh示出了形成诸如低带隙晶体管/器件结构等微电子结构的实施例的视图。例如，图la描绘了器件100的一部分，例如晶体管器件100的一部分。在实施例中，器件100可以包括平面晶体管、诸如FINFET或三栅极器件等多栅极晶体管、或纳米线结构、及其组合的其中之一的一部分。器件100包括栅极结构102、设置于栅极结构102与沟道区110之间的栅极电介质104、以及耦合到源极/漏极区108的源极/漏极接触部106。在实施例中，源极/漏极接触部可以包括金属源极/漏极接触部。沟道区110可以设置于源极/漏极区108之间并且在栅极结构102下方，并且在一些情况下，沟道区110可以包括SixGey成分。在实施例中，沟道区110和源极/漏极区可以包括设置于衬底101中的区域。[0011 ]在实施例中，衬底101可以包括硅材料、非硅材料、单晶硅材料、多晶硅材料、压电材料、m-v材料和/或其它机电衬底材料中的至少一种材料。在实施例中，栅极结构102可以包括诸如NM0S或PM0S晶体管栅极结构等晶体管栅极结构102的一部分。在实施例中，源极/漏极区108可以包括硅鳍状物结构，其中，硅鳍状物结构可以包括诸如多栅极结构等三维晶体管结构的部分。在实施例中，娃鳍状物结构可以由电介质材料(未不出)彼此分开，电介质材料在实施例中可以包括STI (浅沟槽隔离)材料。
[0012]在实施例中，源极/漏极区108可以包括与减小源极/漏极区108和源极/漏极接触部106之间的带隙的材料形成合金的硅和/或锗材料。在实施例中，带隙Eg可以包括低于大约0.2eV，并且在一些情况下，带隙Eg可以包括大体上为零。在实施例中，源极/漏极区108可以与锡材料形成合金。在实施例中，锡可以与源极/漏极材料形成合金，源极/漏极材料可以包括源极/漏极区108中的按重量计算至少大约30%的合金。在图lb中，利用下方的能带图绘示了器件100的一部分，其中X轴114以电子伏特(eV)为单位描述带能量，并且y轴以纳米为单位描述跨器件100的距离。
[0013]带隙(Eg)117可以包括导带(Ec) 113与价带(Εν) 115之间、源极区108与源极/漏极接触部106之间的能隙/势皇，并且漏极区108 ’与源极/漏极接触部106 ’之间的带隙119包括大体上零电子伏特。这是由于与源极/漏极区108、108’中的诸如锡等合金材料形成了合金。在实施例中，源极/漏极区108、108 ’掺杂较少，使得它们包括很少或不包括掺杂元素。
[0014]在实施例中，在源极/漏极金属接触部106、106’的界面处几乎没有或没有形成能量势皇。相反，能量势皇/带隙112向合金化的源极/漏极区108、108’与沟道区110之间的界面移动，其中与在源极/漏极区108、108’与源极/漏极接触部106、106’之间的界面处相比，带隙112在沟道110与合金化的源极/漏极区108、108’的界面处明显更高。在实施例中，可以通过可以向栅极结构102施加的栅极偏压来控制沟道区110中的带隙112(沟道带隙112)。在实施例中，带隙112可以包括高于大约1电子伏特或更大。在实施例中，对势皇/带隙112的要求与位于源极/漏极接触金属106、106’界面处的那些相比可能不太严格，并且可以针对小于大约0.2eV的能带偏移实现良好导电。
[0015]在典型的现有技术器件(图5a，现有技术)中，源极/漏极区508、508’可以包括重掺杂区，其中可以利用诸如P型或η型材料等掺杂剂对源极/漏极区508、508’材料(例如硅和/或锗)进行掺杂。在实施例中，沟道区510可以包括本征(非掺杂)或轻掺杂材料，例如硅或硅锗。在典型的现有技术源极/漏极区508、508’中，在金属接触部506、506’处形成相对较大的肖特基势皇/带隙512。如果势皇512足够低，诸如电子或空穴等载流子可以通过热电子发射而越过势皇/Eg 512，或者如果源极/漏极区508、508’被足够高地掺杂以至于产生短隧穿距离，则载流子可以隧穿通过。
[0016]返回参照图la，在实施例中，器件100可以包括处于导通状态的栅极偏压，其中Vgs= Vds = lV。在实施例中，通过利用源极/漏极108形成金属或半金属合金，可以为器件100获得小的或大体上为零的带隙。例如，向源极/漏极区108(其可以包括硅、锗或SixGe1-x)中并入锡通常可能获得包括大大减少和/或大体上为零的Eg的合金。在实施例中，源极/漏极区108可以包括SixGeySm-x-y成分，并且可以包括X和y值的所有可能组合/浓度。
[0017]在实施例中，大约百分之三十和更高的锡浓度可能获得接近零的带隙112，如图lc中所示，其中随着锡浓度120在源极/漏极材料中增加，Ec 113与Εν 115之间的带隙接近零电子伏特114。在实施例中，随着锡浓度增加，锗锡合金的导带和价带能量可以减小。对于诸如砷化镓等基于m-v的半导体，带隙也随着锡浓度增加而减小。此外，可以使用薄半导体层中的量子约束来调节源极/漏极接触金属的Eg和功函数，从而为器件优化提供了宽的设计空间。
[0018]图ld-le以nm122为单位示出了跨越器件100移动时的截止和导通状态的能带结构，其中器件100可以包括异质结构器件，其可以包括锡浓度大约为30%的锗锡源极/漏极区成分。在图1d中，在器件100处于截止状态(Vgs = 0V，Vds = -0.5V)时，Ec 113与Εν 115之间的带隙117、119在接触金属106与源极/漏极区108的界面处包括大体上零电子伏特114。带隙112大得多，并且位于沟道区110与源极/漏极区108的界面处。在实施例中，可以将功函数大约为4.6eV(对应于本征锗沟道的带隙中点能量)的接触金属用于源极/漏极接触部，其中沟道可以包括本征锗。利用这种功函数值，具有至本征非合金化锗的这种直接金属接触部的现有技术器件会引起大的肖特基势皇，使现