晶体管的形成方法
【技术领域】
[0001]本发明涉及半导体制作领域技术，特别涉及一种晶体管的形成方法。
【背景技术】
[0002]集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(M0S晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，晶体管的几何尺寸遵循摩尔定律不断缩小。当晶体管尺寸减小到一定程度时，各种因为晶体管的物理极限所带来的二级效应相继出现，晶体管的特征尺寸按比例缩小变得越来越困难。其中，在晶体管以及半导体制作领域，最具挑战性的是如何解决晶体管漏电流大的问题。晶体管的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
[0003]当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了晶体管的漏电流。
[0004]尽管高k金属栅极的引入一定程度上能够减小晶体管的漏电流，但是，由于晶体管的形成工艺难以控制，现有技术形成的晶体管的电学性能仍有待提高。
【发明内容】
[0005]本发明解决的问题是提供一种晶体管的形成方法，在去除伪栅后去除根部缺陷，提高形成的栅极的质量，从而提高晶体管的电学性能。
[0006]为解决上述问题，本发明提供一种晶体管的形成方法，包括:提供衬底，所述衬底上具有伪栅；形成覆盖于衬底表面以及伪栅侧壁表面的层间介质层，所述层间介质层顶部与伪栅顶部齐平；在所述层间介质层表面形成掩膜层，且所述掩膜层暴露出伪栅顶部表面；以所述掩膜层为掩膜刻蚀去除伪栅，在所述层间介质层内形成凹槽，且凹槽底部侧壁表面形成有根部缺陷；采用干法刻蚀工艺刻蚀去除所述根部缺陷。
[0007]可选的，所述干法刻蚀工艺为同步脉冲刻蚀工艺，所述同步脉冲刻蚀工艺提供第二源功率以及第二偏置功率，且第二源功率以及第二偏置功率均为脉冲模式。
[0008]可选的，所述干法刻蚀工艺的刻蚀气体包括H2。
[0009]可选的，所述干法刻蚀工艺的刻蚀气体还包括Ar。
[0010]可选的，所述同步脉冲刻蚀工艺的工艺参数为:所述第二源功率的高电平功率为1000瓦至2500瓦，第二源功率的低电平功率为500瓦至1500瓦，第二源功率的占空比为10%至80%;所述第二偏置功率的高电平功率为250瓦至500瓦，第二偏置功率的低电平功率为O瓦至200瓦，第二偏置功率的占空比为10%至80% ;刻蚀腔室压强为10毫托至200毫托，H2 流量为 1sccm 至 500sccm, Ar 流量为 50sccm 至 500sccm。
[0011]可选的，所述第二源功率以及第二偏置功率的脉冲模式为同频率且同相位。
[0012]可选的，所述根部缺陷包括剩余伪栅以及覆盖在剩余伪栅表面的聚合物层。
[0013]可选的，采用同步脉冲刻蚀工艺刻蚀去除所述伪栅，同步脉冲刻蚀工艺提供第一源功率以及第一偏置功率，且第一源功率以及第一偏置功率均为脉冲模式。
[0014]可选的，所述同步脉冲刻蚀工艺的工艺参数为:所述第一源功率的高电平功率为1000瓦至2500瓦，第一源功率的低电平功率为500瓦至1500瓦，第一源功率的占空比为10%至80%;所述第一偏置功率的高电平功率为250瓦至500瓦，第一偏置功率的低电平功率为O瓦至200瓦，第一偏置功率的占空比为10%至80% ;刻蚀腔室压强为10毫托至200毫托，刻蚀气体包括HBr和02，刻蚀气体还包括Ar，其中，HBr流量为50sccm至500sccm，O2流量为 5sccm 至 10sccm, Ar 流量为 50sccm 至 500sccm。
[0015]可选的，所述掩膜层为单层结构或叠层结构；所述掩膜层为单层结构时，所述掩膜层为光刻胶层；所述掩膜层为叠层结构时，所述掩膜层包括第一掩膜层以及位于第一掩膜层表面的第二掩膜层，所述第二掩膜层为光刻胶层。
[0016]可选的，所述第一掩膜层为单层结构或多层结构；所述第一掩膜层为单层结构时，所述第一掩膜层的材料为金属材料或底部抗反射材料层；所述第一掩膜层为叠层结构时，所述第一掩膜层包括底部掩膜层以及位于底部掩膜层表面的顶部掩膜层，其中，底部掩膜层的材料为金属材料，顶部掩膜层的材料为底部抗反射材料。
[0017]可选的，在所述衬底和伪栅之间还形成有栅介质层。
[0018]可选的，所述栅介质层的材料包括氧化硅、氮化硅、氮氧化硅、TiN、TaN或高k介质材料。
[0019]可选的，所述伪栅的材料为多晶硅、氮化硅或非晶碳。
[0020]可选的，在去除所述根部缺陷后，还包括步骤:对所述凹槽底部进行氧空位去除处理。
[0021]可选的，所述氧空位去除处理提供的工作气体包括He、CF4, NF3和SF6中的一种或几种。
[0022]可选的，所述工作气体还包括N2。
[0023]可选的，在去除所述根部缺陷后，还包括步骤:形成填充满所述凹槽的栅极，且栅极顶部与层间介质层顶部齐平。
[0024]可选的，所述栅极的材料包括:A1、Cu、Ag、Au、Pt、N1、T1、Ta、TaC、W、WN、WSi或TiN、TaN、TaSiN、TiSiN、TaAlN 或 TiAlN 中一种或几种。
[0025]可选的，待形成的晶体管为NMOS晶体管、PMOS晶体管或CMOS晶体管。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]本发明提供的晶体管的形成方法中，在层间介质层表面形成掩膜层，且所述掩膜层暴露出伪栅顶部表面；以所述掩膜层为掩膜刻蚀去除伪栅，在层间介质层内形成凹槽；在刻蚀过程中刻蚀气体会对掩膜层造成一定程度的刻蚀，刻蚀气体与掩膜层材料发生反应形成聚合物，部分聚合物被带出刻蚀腔室，而部分聚合物落在伪栅表面；而由于在刻蚀去除伪栅过程中，层间介质层内会形成深度越来越深的凹槽，刻蚀气体撞击凹槽侧壁表面后具有向凹槽中间区域运动的动量，因此与凹槽边缘区域相比，凹槽中间区域的刻蚀速率相对较高；因此当位于凹槽中间区域的聚合物被刻蚀去除时，位于凹槽边缘区域的聚合物仍未被完全刻蚀去除；随着刻蚀时间的推移，当凹槽中间区域的伪栅被完全刻蚀去除时，凹槽边缘区域形成了根部缺陷，所述根部缺陷为剩余伪栅以及覆盖于剩余伪栅表面的聚合物层。采用干法刻蚀工艺刻蚀去除所述根部缺陷，使得凹槽侧壁完全垂直于衬底表面，使得后续在凹槽内形成的栅极的形貌良好，从而提高晶体管的电学性能。
[0028]进一步，所述干法刻蚀工艺的刻蚀气体包括H2, H2对根部缺陷具有较高的刻蚀速率，而对位于凹槽底部的衬底或栅介质层的刻蚀速率小，在刻蚀去除根部缺陷的同时，避免对凹槽底部的衬底或栅介质层造成不必要的刻蚀。
[0029]进一步，所述干法刻蚀工艺的刻蚀气体还包括Ar，所述Ar用于降低刻蚀工艺中的等离子体的电子温度，降低等离子体对凹槽底部的衬底或栅介质层造成的轰击损伤，使得凹槽底部的衬底或栅介质层保持较高的性能，进一步提高晶体管的电学性能。
[0030]进一步，所述干法刻蚀工艺为同步脉冲刻蚀工艺，同步脉冲刻蚀工艺提供第二源功率以及第二偏置功率，且第二源功率以及第二偏置功率均为脉冲模式；采用同步脉冲刻蚀工艺时，干法刻蚀工艺对掩膜层与根部缺陷的刻蚀选择比较高，避免干法刻蚀工艺对掩膜层造成不必要的刻蚀；并且，同步脉冲刻蚀工艺刻蚀去除根部缺陷时，干法刻蚀工艺对位于凹槽底部的衬底或栅介质层的刻蚀损伤更小，更有利于提高晶体管的电学性能。
[0031]进一步，所述第二源功率的高电平功率为1000瓦至2500瓦，第二源功率的低电平功率为500瓦至1500瓦，第二源功率的占空比为10%至80%;第二偏置功率的高电平功率为250瓦至500瓦，第二偏置功率的低电平功率为O瓦至200瓦，第二偏置功率的占空比为
10%至80 %，使得同步脉冲刻蚀工艺对根部缺陷的刻蚀速率较高，且对位于凹槽底部的衬底或栅介质层的刻蚀速率很低，在刻蚀去除根部缺陷的同时，避免对位于凹槽底部的衬底或栅介质层造成损伤。
[0032]更进一步，在去除根部缺陷后，对凹槽底部进行氧空位去除处理，以减少位于凹槽底部的衬底或栅介质层内的氧空位缺陷，从而降低晶体管的阈值电压，进一步优化晶体管的电学性能。
【附图说明】
[0033]图1至图2为一实施例提供的晶体管形成过程的剖面结构示意图；
[0034]图3至图12、图14为本发明另一实施例提供的晶体管形成过程的剖面结构示意图；
[0035]图13为第二源功率和第二偏置功率随时间变化示意图。
【具体实施方式】
[0036]由【背景技术】可知，现有技术形成的晶体管的性能有待提高。
[0037]针对晶体管的形成方法进行研究，在一个实施例中，以待形成的晶体管为CMOS晶体管为例，晶体管的形成方法包括以下步骤:
[0038]如图1所示，提供衬底100，所述衬底100包括第一区域10和第二区域20，第一区域10衬底100表面形成有第一伪栅结构，所述第一伪栅结构包括:第一栅介质层111以及位于第一栅介质层111表面的第一伪栅112,所述第二区域20衬底100表面形成有第二伪栅结构，所述第二伪栅结构包括:第二栅介质层121以及位于第二栅介质层121表面的第二伪栅122 ;在所述衬底100表面、第一伪栅结构侧壁表面以及第二伪栅结构侧壁表面形成层间介质层101，且所述层间介质层101顶部与第一伪栅结构顶部、第二伪栅结构顶部齐平。
[0039]请继续参考图1，在所述第一伪栅结构顶部表面以及第一区域10的层间介质层101表面形成光刻胶层102。
[0040]所述光刻胶层102作为后续刻蚀去除第二伪栅122的掩膜。
[0041]请参考图2，以所述光刻胶层102为掩膜，刻蚀去除第二伪栅122 (请